Artix-7 FPGA GTP收发器的设计咨询 - 初始/通用工程样品(ES)芯片的属性更新,问题和解决方法

描述

此答复记录包含有关Artix-7 FPGA GTP收发器初始/通用工程样品(ES)芯片的属性设置,问题和解决方法的信息

1.初始/通用工程样品(ES)硅的GTP收发器属性更新

该表显示了初始/通用ES芯片可靠运行所需的GTP属性更新。使用v2.4或更早版本的7系列FPGA收发器向导时,可能需要手动将这些属性更新中的一些更新为向导生成的GTP包装器。在ISE 14.5中使用向导的v2.5时,向导会本机生成属性(RX_OS_CFG和RXLPM_OSINT_CFG除外)。在Vivado 2013.1中使用向导的v2.5时,例外是BIAS_CFG,PMA_RSV2,RXCDR_CFG,RX_OS_CFG和RXLPM_OSINT_CFG,这些需要在向导生成的包装器中手动设置。 (Xilinx答复53561)中涵盖的更新RX复位序列和(Xilinx答复55009)中涵盖的TX同步控制器更改包含在向导的v2.5中。

属性

PLL0_CFG 27'h01F03DC (1)
PLL1_CFG 27'h01F03DC (1)
BIAS_CFG 64'h0000000000050001
RXLPM_INCM_CFG 1'b1 (2)
RXLPM_IPCM_CFG 1'b0 (2)
RX_CM_TRIM 4'b1010 (3)
RXCDR_LOCK_CFG (4) 6'b001001
RX_DEBUG_CFG 14'h000
RXPI_CFG0 3'b000
RXPI_CFG1 1'b1的
RXPI_CFG2 1'b1的
RX_BIAS_CFG 16'h0F33
RXLPM_CFG 4'b0110
RXLPM_GC_CFG2 3'b001
RXLPM_HF_CFG2 5'b01010
RXLPM_LF_CFG2 5'b01010
RXLPM_GC_CFG 9'b111100010
RXLPM_OSINT_CFG 3'b100
CFOK_CFG 42'h490_0004_0E80
CFOK_CFG2 7'b0100000
CFOK_CFG3 7'b0100000
RXOSCALRESET_TIMEOUT 5'b00000
RXOSINTCFG(端口) 4'b0010
RXOSINTEN(端口) 1
PMA_RSV2 32h'00002040
RX_OS_CFG 13'h0080


RXCDR_CFG (5) 全速率:RXOUT_DIV = 1(线路速率3.2至6.6 Gb / s) 半速率:RXOUT_DIV = 2(线速率为1.6至3.3 Gb / s) 四分之一速率:RXOUT_DIV = 4(线速率0.8至1.65 Gb / s) 八分之一速率:RXOUT_DIV = 8(线速率0.5到0.825Gb / s)
带有预加扰模式的加扰和8B / 10B CDR设定:<+/- 200ppm,+ / - 700ppm,+ / - 1250ppm

83'h0_0011_07FE_2060_2104_1010

CDR设定:<+/- 200ppm,+ / - 700ppm,+ / - 1250ppm
83'h0_0011_07FE_2060_2108_1010

CDR设定:<+/- 200ppm,+ / - 700ppm,+ / - 1250ppm

83'h0_0011_07FE_0860_2110_1010

CDR设定:<+/- 200ppm,+ / - 700ppm,+ / - 1250ppm

83'h0_0011_07FE_0860_2110_1010

8B / 10B没有预扰码模式 CDR设置<+/- 200 ppm

83'h0_0001_07FE_4060_0104_1010

CDR设置<+/- 700 ppm,+ / - 1250 ppm

83'h0_0001_07FE_4060_2104_1010

CDR设置<+/- 200 ppm

83'h0_0001_07FE_2060_0104_1010

CDR设置<+/- 700 ppm,+ / - 1250 ppm

83'h0_0001_07FE_2060_2104_1010

CDR设置<+/- 200 ppm
83'h0_0001_07FE_1060_0104_1010

CDR设置<+/- 700 ppm,+ / - 1250 ppm
83'h0_0001_07FE_1060_2104_1010

CDR设置<+/- 200 ppm
83'h0_0001_07FE_0860_0104_1010

C DR设置<+/- 700 ppm,+ / - 1250 ppm
83'h0_0001_07FE_0860_2104_1010

具有SSC设置的SATA REFCLK PPM (6) 83'h0_0000_87FE_2060_2444_1010(SATA Gen3) 83'h0_0000_47FE_2060_2448_1010(SATA Gen2) 83'h0_0000_47FE_1060_2448_1010(SATA Gen1)

笔记:

  1. 对于PCI-Express Gen 1和Gen 2,应设置为27'h01F024C。
  2. 对于RXLPM_INCM_CFG和RXLPM_IPCM_CFG设置,请参阅下面的RX终端使用模式部分。
  3. 可编程,设置为800 mV。适用于RX_CM_SEL = 2'b11。
  4. 端口RXCDRLOCK不受支持。建议验证传入的数据。
  5. RXCDR_CFG设置是初步的,在表征下。更新的设置将在可用时添加。
  6. 此设置用于支持带有SSC的REFCLK PPM的SATA要求:+/- 700PPM,33KHz FM三角调制为-5000PPM。

2.使用模式/问题

2.1。 RX终端使用模式

有关不同的GTP RX终端使用模式,请参阅(Xilinx答复51448)

2.2。缓冲旁路模式

有关最新的缓冲区旁路属性,请参阅(Xilinx答复47492)

2.3。 OOB使用模式

OOB电路仅用于PCI Express,SATA / SAS等应用。对于不使用OOB的设计,PCS_RSVD_ATTR [8]设置为1'b0; RXELECIDLEMODE [1:0]必须设置为2'b11且RXBUF_RESET_ON_EIDLE必须设置为FALSE。

2.4。 RX复位序列

有关Production Silicon的RX复位序列要求,请参阅(Xilinx答复53561) 。生产硅需要更新的序列,但也可以在ES硅上使用。使用7系列FPGA收发器向导的v2.5时,会自动包含此复位序列。

2.5。 GTPE2_COMMON / BIAS_CFG使用模式

时钟转发使用模式:

此GTPE2_COMMON / BIAS_CFG使用模式要求适用于满足以下标准的任何现有设计,或适用于使用Artix-7 GTP收发器的任何新设计。遵循此使用模式将确保传播正确的BIAS_CFG设置,从而提高TX抖动性能。
  • 参考时钟从一个Quad转发(基本上只使用IBUFDS_GTE2,此Quad不在设计中使用)到另一个Quad
  • GTP收发器以-2和-3线路速率运行
  • 参考时钟的电压摆幅小于400 mV(差分峰峰值)
应该实例化IBUFDS_GTE2所在的参考时钟源Quad中的GTPE2_COMMON模块,并且应该在包装器或UCF中使用属性表中提到的BIAS_CFG值。使用7系列FPGA收发器向导的v2.5时,不会自动实现此使用模式。
2.6。 TX同步控制器更改
有关在缓冲旁路模式下相位对齐的TX同步控制器更改的详细信息,请参阅(Xilinx答复55009) 。这在7系列FPGA收发器向导的v2.5中得到修复。
修订记录
03/27/2014 - 更新了SATA的RXCDR_CFG设置
05/09/2013 - 在ISE 14.5 / Vivado 2013.1中添加了有关GT Wizard v2.5的信息,并更新了RXLPM_OSINT_CFG值。
04/12/2013 - 在表中添加了RX_OS_CFG值,在时钟转发和TX同步控制器更改部分时添加了RX复位序列,GTPE2_COMMON / BIAS_CFG使用模式。
01/18/2013 - 为八分之一速率和SATA SSC添加了RXCDR_CFG设置。重新安排了RXCDR_CFG表,使其易于阅读。将PMA_RSV2添加到表中。
12/19/2012 - 更新了BIAS_CFG设置并添加了OOB使用模式
11/01/2012 - 更新为包括通用ES芯片
09/27/2012 - 更新了RXCDR_CFG和RXLPM_OSINT_CFG。在使用模式部分添加了缓冲旁路模式
09/18/2012 - 更新了PLL0 / 1_CFG和RXCDR_CFG值,并在属性表中添加了一些属性
08/23/2012 - 初始版本
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提问于 2018-07-31 14:11:56 +0800

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