Zynq-7000 SoC的设计咨询 - VCCPLL灵敏度

描述

生产器件具有低功耗特性,可在Boot ROM中进行新的检查,以检测启动时的电压问题。因此,边缘设计可能会在工程样品(ES)部件中启动,但会因生产部件而失败。

根据VCCPLL域上的电源完整性,在以下条件下可能无法完成引导操作:

  • PS MIO bank 500在1.8V运行(MIO [7] = 1b1)
  • PLL已启用(MIO [6] = 1b0)。

如果已禁用PS PLL并且在任何时间点同时启用三个PS PLL中的两个或更多个,则在低电压模式下也会发生此问题。这可能是因为当PS PLL使能并开始锁定时,VCCPLL上会产生更多的电流消耗(mA范围)。电流消耗频率为PLL参考时钟频率(介于30和60 MHz之间)。

VCCPLL是1.8V标称电源,为三个PS PLL和附加仿真电路供电。它可以单独供电,也可以从VCCPAUX电源获得。如果由VCCPAUX供电,VCCPLL必须通过120欧姆@ 100 MHz,0603尺寸铁氧体磁珠和10 uF或更大尺寸0603去耦电容进行滤波。在这两种情况下,必须在VCCPLL BGA通孔附近放置0.47 uF至4.7 uF 0402电容。

必须谨慎管理VCCPLL电源的PCB结构。 10 F 0603电容和VCCPLL BGA球之间的推荐连接是最小宽度为80密耳(2毫米)且长度小于3,000密耳(76毫米)的小平面。如果不能使用小片,则必须使用最大阻抗为40欧姆且长度小于2,000密耳(50.8毫米)的迹线。 0.47 uF至4.7 uF 0402或0201电容必须具有从电容到相邻VCCPLL和GND BGA过孔的总PCB走线长度小于200 mil(5.1 mm)。

有关详细信息,请参阅UG933 v1.3或更高版本。

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提问于 2018-07-31 14:11:29 +0800

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