Vivado综合设计助手 - 帮助SystemVerilog任务和功能支持

描述

此答复记录描述了Vivado Synthesis支持的SystemVerilog任务和功能,并提供了它们的编码示例。这些编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。

注意:每个编码示例都可用于直接创建Vivado项目。请参阅每个源文件中的标题,以了解每个示例中涵盖的SystemVerilog结构。

Vivado Synthesis支持的SystemVerilog任务和函数。

以下是Vivado Synthesis支持的SystemVerilog任务和函数结构。有关编码示例,请参阅本答复记录中的表1-1。

  1. SystemVerilog具有静态和自动任务和功能。 Vivado综合将所有任务和功能视为自动化。
  2. 对于非void函数,可以通过将函数名称赋值给值或使用带值返回来返回值。 return语句应覆盖分配给函数名的任何值。

任务和功能的编码示例

表1-1
编码示例名称数据类型
task_function_example1.zip

  • 自动功能和无效功能
  • 任务

附件

相关附件

名称文件大小文件类型
task_function_example.zip 2 KB 压缩
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提问于 2018-07-31 13:39:52 +0800

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