Virtex-7 FPGA GTH收发器的设计咨询 - 通用工程样片（ES）芯片的属性更新，问题和解决方法
描述
此答复记录包含有关Virtex-7 FPGA GTH收发器通用工程样品（ES）芯片的属性设置，问题和解决方法的信息。解
1. GTH收发器属性更新
该表显示了该GTH芯片可靠运行所需的属性更新。
使用ISE 14.4 / Vivado 2012.4时，7系列FPGA收发器向导的v2.4应用于生成下面的通用ES GTH设置。某些属性（如RXCDR_CFG，BIAS_CFG，QPLL_CFG和QPLL_CLKOUT_CFG）可能仍需要在包装器上手动设置。
ISE 14.5 / Vivado 2013.1中向导的V2.5生成除RX_DFE_KL_CFG，QPLL_CFG，QPLL_CLKOUT_CFG和QPLL_LOCK_CFG之外的所有属性，它还包括（Xilinx答复53779）中涵盖的更新的RX复位序列和（Xilinx中涵盖的TX同步控制器更改） 答案55009） 。
ISE 14.6 / Vivado 2013.2中向导的V2.6生成除QPLL_CFG，QPLL_CLKOUT_CFG和QPLL_LOCK_CFG之外的所有本机属性。
有关向导版本支持的不同芯片修订版的信息，请参阅（Xilinx答复46048） 。
GTH属性
| 属性 | 值 | |||
| DFE | LPM | |||
| RX_CM_TRIM | 4'b1010 （1） | |||
| BIAS_CFG | 64'h0000040000001050 | |||
| ES_EYE_SCAN_EN | 真正 | |||
| ES_HORZ_OFFSET | 12'h000 | |||
| ADAPT_CFG0 | 20'h00C10 | |||
| PMA_RSV2 | 32'h1C00000A | |||
| PMA_RSV4 | 15'h0008 | |||
| RX_BIAS_CFG | 24'h0C0010 | |||
| RX_DFE_AGC_CFG1 | 3'h4 | |||
| RX_DFE_GAIN_CFG | 23'h0020C0 | |||
| RX_DFE_H2_CFG | 12'h000 | |||
| RX_DFE_H3_CFG | 12'h040 | |||
| RX_DFE_H4_CFG | 11'h0E0 | |||
| RX_DFE_H5_CFG | 11'h0E0 | |||
| RX_DFE_H6_CFG | 11'h020 | |||
| RX_DFE_H7_CFG | 11'h020 | |||
| RX_DFE_KL_CFG | 33'h041000310 | |||
| RX_DFE_KL_LPM_KH_CFG0 | 2'h1 | |||
| RX_DFE_KL_LPM_KL_CFG0 | 2'h2 | 2'h1 | ||
| RX_DFE_KL_LPM_KL_CFG2 | 4'h2 | |||
| RX_DFE_LPM_CFG | 16'h0080 | |||
| RX_DFE_ST_CFG | 54'h00_E100_000C_003F | |||
| RX_DFE_UT_CFG | 17'h03800 | |||
| RX_DFE_VP_CFG | 17'h3AA3 | |||
| RX_OS_CFG | 13'h0080 | |||
| RXLPM_HF_CFG | 14'h0200 | |||
| RXLPM_LF_CFG | 18'h09000 | |||
| PMA_RSV | 32'h00000080 | |||
| CFOK_CFG | 42'h248_0004_0E80 （2） | |||
| CFOK_CFG2 | 6'b100000 | |||
| CFOK_CFG3 | 6'b100000 | |||
| RXOSCALRESET_TIMEOUT | 5'b00000 | |||
| CPLL_CFG | 24'h00BC07DC | |||
| RXCDR_LOCK_CFG （3） | 6'b010101 | |||
| PCS_RSVD_ATTR [8] | 1'b0 （4） |
| RXCDR_CFG （5） | 全速率：RXOUT_DIV = 1 | 半速率：RXOUT_DIV = 2（1.6至6.55 Gb / s） | 四分之一速率：RXOUT_DIV = 4（0.8至3.275 Gb / s） | 八分之一速率：RXOUT_DIV = 8（0.5至1.6375 Gb / s） |
| 带有预加扰模式的加扰和8B / 10B | LPM / DFE模式： CDR设置<+/- 200 ppm 83'h0_0020_07FE_2000_C208_001A（> 6.6 Gb / s）83'h0_0020_07FE_2000_C208_0018（<= 6.6 Gb / s） CDR设置<+/- 700 ppm CDR设置<+/- 1250 ppm | LPM / DFE模式： CDR设置<+/- 200 ppm 83'h0_0020_07FE_1000_C220_0018 | LPM / DFE模式： CDR设置<+/- 200 ppm CDR设置<+/- 700 ppm，+ / - 1250 ppm | LPM / DFE模式： CDR设置<+/- 200 ppm CDR设置<+/- 700 ppm，+ / - 1250 ppm |
| 8B / 10B没有预扰码模式 | LPM模式，<= 6.6 Gb / s： CDR设置<+/- 200 ppm 83'h0_0020_07FE_2000_C208_0018 | LPM模式： CDR设置<+/- 200 ppm 83'h0_0020_07FE_1000_C208_0018 | LPM模式： CDR设置<+/- 200 ppm CDR设置<+/- 700 ppm，+ / - 1250 ppm | LPM模式： CDR设置<+/- 200 ppm C DR设置<+/- 700 ppm，+ / - 1250 ppm |
| 具有SSC设置的SATA REFCLK PPM （6） | 83'h0_0010_07FE_1000_C848_8018 | 83'h0_0008_07FE_0800_C8A0_8118 | 83'h0_0004_07FE_0800_C8A0_8118 | |
| PCIe Gen 3 | CDR设置<+/- 200 ppm 83'h2_0020_0FFE_2000_C208_001A |
| 属性 | VCO速率= 6.6 Gb / s至13.1 Gb / s（QPLL / CPLL） | VCO速率= 1.6 Gb / s至6.6 Gb / s（CPLL） |
| RXPI_CFG1 | 为2'b11 | 2'b0 |
| RXPI_CFG2 | 为2'b11 | 2'b0 |
| RXPI_CFG3 | 为2'b11 | 为2'b11 |
| RXPI_CFG4 | 1'b0 | 1'b1的 |
| RXPI_CFG5 | 1'b0 | 1'b1的 |
| RXPI_CFG6 | 3'b100 | 3'b001 |
| 属性 | QPLL Freq> = 8 GHz且<= 11.85 GHz | QPLL频率> 11.85且<= 13.1 GHz |
| QPLL_CFG | 27'h04801C7 | 27'h0480187 |
| QPLL_LOCK_CFG | 16'h01E8 （7） | 16'h01E8 |
| QPLL_CLKOUT_CFG | 4'b1111 | 4'b1111 |
笔记：
- 可编程，设置为800 mV。
- 为了仿真加速，需要将CFOK_CFG设置为不同的值。有关详细信息，请参阅（Xilinx答复47318） 。
- 不支持RXCDRLOCK端口。建议验证传入的数据。
- 默认PCS_RSVD_ATTR [8] = 1'b0表示OOB断电。对于PCI Express，SATA / SAS等应用，OOB电路必须上电（1'b1）。对于不使用OOB的设计，RXELECIDLEMODE [1：0]必须设置为2'b11且RXBUF_RESET_ON_EIDLE必须设置为FALSE。
- RXCDR_CFG设置是初步的，正在进行表征。最终设置将在可用时添加。
- 此设置用于支持带有SSC的REFCLK PPM的SATA要求：+/- 700PPM，33KHz FM三角调制为-5000PPM。
- 只有在11.85至12 GHz范围内的频率才需要修改07/29/2013修订版。请注意，在8到11.3 GHz的频率范围内，该值从16'h05E8变为16'h01E8 ...
