Xilinx MIG 7系列解决方案中心 - 设计助手 - 综合和实现使用和调试

描述

MIG 7系列设计助手的这一部分重点介绍MIG 7系列设计的综合和实现。请从以下选项中进行选择,以查找与您的特定问题相关的信息。

注意:本答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

调试综合和实现错误的一般流程是:
mig_imp_debug_flow.JPG
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验证成功综合和实施
ISE - 在ISE Design Suite中有多个支持的流程用于生成和实现MIG 7系列内核。
  1. 通过CORE Generator独立生成核心。 MIG 7系列工具生成的示例设计包括综合/实现脚本文件。示例设计和用户设计都包括用户约束文件(.ucf)。应使用这些文件来正确综合和实现目标设计并生成工作比特流。名为ise_flow.bat的综合/实现脚本文件位于example_design / par目录中。执行此脚本运行示例designthrough synthesis,translate,MAP,PAR,TRACE和BITGEN。为每个过程设置的选项是唯一使用MIG 7系列设计进行测试的选项。成功实现的设计完成所有过程而没有错误(包括零定时错误)。
  2. 通过CORE Generator独立生成核心。使用MIG 7系列内核生成的示例_design / par目录包含一个create_ise脚本文件。执行脚本文件后,将创建ISE项目文件(* .ise)。此ISE项目具有适当设置的所有MIG rtl,UCF约束和过程选项(即MAP选项)。
  3. 在ISE项目中,选择创建新源。自定义MIG 7系列IP并使用实例化模板将核心拉入目标设计。

Vivado - 见(Xilinx答复47273)

验证对MIG输出的修改
MIG 7系列工具允许用户选择存储器接口信号的FPGA存储区和字节组(新设计流程),或通过手动选择引脚或上传UCF(固定设计或验证UCF和更新)来选择每个所需的引脚位置设计流程)。根据选择,MIG工具输出一个UCF,其中包含所有必需的位置约束和相应的rtl参数。 UCFfile位于example_design / par和user_design / constraints目录中,不应修改。 MIG工具输出由顶级HDL参数参数化的开源RTL代码。这些参数由MIG工具设置,不应手动修改。如果需要更改,例如增加或减少频率或更改引脚位置,则应重新运行MIG工具以创建更新的设计。不支持手动修改,应在行为仿真,综合和实施中独立验证。手动修改MIGUCF或RTL参数是导致实现错误的主要原因。强烈建议严格遵守此步骤。
错误分析
  • 当在综合期间看到错误时,验证对输出RTL的任何修改或核心实例化到用户设计中。
  • 当在NGDBuild期间看到错误时,验证对UCF中的输出约束和顶级RTL参数的任何修改。需要MIG 7系列内核提供的所有约束/参数。唯一的变化应该是包括从用户设计到MIG约束的路径。
  • 当在MAP / PAR期间看到错误时,通常会修改引脚分配,一般MIG约束,时钟或定义放置的RTL参数。要验证任何更改,请参阅:
使用用户设计验证成功综合和实现
一旦MIG 7系列示例设计和任何修改正确地运行工具,应将用户设计插入目标设计中。位于生成的user_design / rtl目录中的core_name.v模块是实际MIG 7系列核心的顶层,应该用于在目标设计中包含核心。 example_design目录中的所有文件仅特定于示例设计/流程生成器。 user_design / constraints / * .ucc文件中的约束应与目标设计约束文件合并。
识别和分析定时故障
MIG 7系列设计经过验证,可满足各种配置的时序要求。但是,可能会发生时序违规,例如,在将MIG设计与目标设计集成时。必须隔离遇到的任何时序违规。应分析TRACE(.twx / .twr)输出的时序报告,以确定MIG 7系列设计或MIG 7系列设计的UI(后端应用程序)中是否存在故障路径。如果遇到故障,用户必须确保使用ise_flow.bat文件中指定的构建选项(即XST,MAP,PAR)。如果故障仍然存在,Xilinx有许多资源可用于帮助关闭时序。 PlanAhead工具可用于提高整个设计的性能和质量。 “Xilinx时序约束用户指南”提供了有关所有可用Xilinx约束的有用信息。
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提问于 2018-07-31 13:38:22 +0800

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