Vivado综合设计助手 - 帮助SystemVerilog支持 - 连接模块和接口

描述

此答复记录描述了Vivado Synthesis支持的SystemVerilog连接模块功能和接口结构,并提供了一些编码示例。这些编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。
注意 :每个编码示例都可用于直接创建Vivado项目。请参阅每个源文件中的标题,以了解每个示例中涵盖的SystemVerilog结构

SystemVerilog连接Vivado Synthesis支持的模块和接口结构
关于相关编码示例的编码示例,请参考本AR末尾的表1-1。
1.连接模块。
Vivado Synthesis支持以下四种实例化和连接模块的方法。
  • 按顺序列表
  • 按名字
  • 通过命名端口
  • 通过通配符端口
2.接口。
接口是指定块之间通信的一种方式。接口是一组网络和变量,它们组合在一起以便在模块之间建立连接。 Vivado Synthesis支持以下接口结构:
  • 接口定义端口
  • 接口数据类型声明
  • 接口模口定义
  • 接口任务和功能;必须是全自动的
  • 接口程序代码;必须遵循综合规则
  • 参数化接口
模块连接和接口的编码示例
表1-1
编码示例名称使用的构造
interfaces_example.zip
  • 接口
  • modports
  • 接口中的任务
  • 参数化接口
module_connecting_example.zip
  • 模块连接
  • 模块与通配符端口连接

附件

相关附件

名称文件大小文件类型
interfaces_example.zip 4 KB 压缩
module_connecting_example.zip 1 KB 压缩
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-31 13:15:51 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它