MIG 7系列DDR3 / DDR2 - 设计助手 - PHY概述

描述

MIG 7系列DDR2 / DDR3设计分为以下主要组件 - 用户界面,控制器和PHY,如下所示:

mig_7series_block_diagram.JPG

PHY为外部DDR2或DDR3 SDRAM提供物理接口。 PHY生成与存储器器件接口所需的信号定时和排序。它包含时钟,地址和控制生成逻辑,写入和读取数据路径,以及用于在上电后初始化SDRAM存储器的状态逻辑。此外,PHY包含校准逻辑,用于执行读和写数据路径的定时训练,以解决系统静态和动态延迟。

7系列FPGA存储器接口解决方案用户指南包含有关PHY逻辑的详细部分。请在DDR2 / DDR3 SDRAM存储器接口解决方案>核心架构> PHY部分中查看此资料。

注意 :本答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

MIG 7系列设计助手的这一部分重点介绍PHY逻辑的设计以及PHY和控制器之间的接口。它分为以下几类:

PHY信号,UCF约束和RTL参数描述 (Xilinx答复51914)

PHY初始化和校准 (Xilinx答复51954)

PHY架构设计 (Xilinx答复52047)

独立PHY支持 (Xilinx答复51204)

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提问于 2018-07-31 13:14:48 +0800

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