Vivado综合设计助手 - 帮助SystemVerilog支持 - 程序分配

描述

此答复记录描述了Vivado Synthesis支持的SystemVerilog程序分配,并提供了它们的编码示例。编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。
注意:每个编码示例都可用于直接创建Vivado项目。请参阅每个源文件中的标题,以了解每个示例中涵盖的SystemVerilog结构。

Vivado Synthesis支持的SystemVerilog程序分配
有关编码示例,请参阅本AR末尾的表1-1。

1.Conitional if-else声明

例:
if(表达式)
命令1;
其他
命令2;

2.Case声明
例:
案例(表达)
value1:statement1;
value2:statement2;
value3:statement3;
默认值:statement4;
ENDCASE

3.Loop声明。
例:
用于
         for(initialization; expression; step)
声明;

的foreach:

foreach(a [i])开始
$ display(“a的值是%g”,i);
结束

这样做,虽然:
一开始
$ display(“a =%g的当前值”,a);
a ++;
结束时(a <10);

程序性分配的编码示例
表1-1
编码示例名称使用程序分配
proceduralassignments_example1.zip
  • 如果是的话
  • 2.案件
proceduralassignments_example2.zip
  • 循环
  • 为...
  • foreach
  • 做什么

附件

相关附件

名称文件大小文件类型
proceduralassignments_example1.zip 1 KB 压缩
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提问于 2018-07-31 13:02:20 +0800

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