MIG 7系列RLDRAM II - 示例设计中的流程生成器在发送写命令后卡住了

描述

找到版本: v1.7
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

示例设计中的MIG 7系列RLDRAM II流程生成器在生成一系列写命令后会卡住。

当命令FIFO变满时,流程生成器错误地继续发送数据,直到数据FIFO也变满并且流程生成器随后被卡住。

要解决此问题,请使用“user_wdfifo_full”信号,而不是example_top.v中的延迟版本“user_wdfifo_r”。

要实现此解决方法,请打开example_top.v并将Line 715更改为:

.memc_wr_full(user_wdfifo_afull_r),


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提问于 2018-07-31 13:01:34 +0800

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