MIG 7系列RLDRAM 3 - 在4：1模式（CMD_PER_CLK = 4）和突发长度2（BL = 2）配置的仿真期间报告tWTR和tRC违规

修改标题

描述

找到版本： v1.7
版本已解决：请参阅（Xilinx答复45195） 。

对于MIG 7系列RLDRAM 3 4：1 BL2接口，存储器模型可能会在仿真期间报告tWTR和tRC违规。

解

目前没有解决方法。如需帮助，请联系Xilinx技术支持 。

修订记录
10/16/2012 - 初始版本