Vivado综合 - Vivado Synthesis是否支持System Verilog接口的导入方法(SystemVerilog功能和任务)?

描述

在System Verilog Interfaces中导入功能/任务时,端口连接不正确。

Vivado Synthesis是否支持System Verilog界面的导入方法(SystemVerilog功能和任务)?

从2012.4开始,Vivado Synthesis确实支持System Verilog界面中的导入方法(SystemVerilog功能和任务)。

以下是一个有效的导入方法示例:

 //函数在接口中定义
function example_test(.....);
//导入方法
modport测试(输入a,b,导入函数example_test());
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提问于 2018-07-31 12:58:45 +0800

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