Virtex-7 FPGA GTH收发器,ACJTAG-IEEE 1149.6 - 工程样本(ES)芯片中的使用模式

描述

本答复记录讨论了Virtex-7 FPGA GTH初始ES和通用ES芯片中的IEEE 1149.6-ACJTAG使用模式。

配置完成后,要求CPLL和QPLL输入参考时钟有效并切换,并且在启用ACJTAG之前,CPLL / QPLL上电(CPLLPD = 1b0和/或QPLLPD = 1b0)。

此要求仅适用于实例化的收发器。对于未配置的器件或未实例化的收发器,没有要求。

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提问于 2018-07-31 12:55:50 +0800

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