MIG 7系列DDR3的设计咨询 - OCLKDELAY校准问题导致写入DQS与DQ对齐,可能存在校准失败

描述

发现版本: MIG 7系列v1.7
版本已解决:请参阅(Xilinx答复45195)

注意:此答案记录和包含的补丁已被(Xilinx答复53420)替换 。请访问此答案记录。

MIG 7系列DDR3内核执行复位时的OCLKDELAY校准阶段。

该阶段将写入DQS移动到写入DQ数据窗口的中心。

在此阶段中发现了RTL问题,该问题会影响具有多个DQS字节组的设计。

该错误导致写入DQS与写入DQ对齐。在写校准阶段(wrcal_err = 1)可能会出现潜在故障。

此答复记录描述了错误并提供了RTL解决方法。

该修复程序将包含在MIG 7系列的v1.8版本中。所有MIG 7系列DDR3设计都需要包含此更新,直到v1.8可用。

背景

在OCLKDELAY校准期间,算法确保找到的边缘不在抖动区域内,因此不会检测到伪边缘。

当算法确定找到的边缘是合法的时,信号“stable_eye_r”被断言。

在校准新字节之前,该信号必须置为无效,以便可以对每个字节执行相同的错误边沿检测。

正在校准的新字节由cnt_dqs_r上的增量表示。

由于RTL问题,“stable_eye_r”在被校准的下一个字节的开头保持有效,导致不正确的边沿检测。

这导致写入校准错误或写入窗口不对称,其中写入DQS与写入DQ边缘对齐(而不是中心对齐)。

变通

此答复记录末尾的ZIP文件包含更新的“user_design / rtl / phy / mig_7series_v1_7_ddr_phy_oclkdelay_cal.v”模块,其中包含有关如何在生成的MIG 7系列v1.7设计中包含该文件的说明。

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提问于 2018-07-31 12:53:47 +0800

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