Zynq-7000 SoC,寄存器 - TRM的寄存器更新列表。

描述

对于当前TRM中没有的寄存器描述,有哪些挂起的更新?

gem .phy_maint description,将'pclk'更改为'CPU_1x clock'(以及所有其他地方)
iic .Control_reg0 [divisor_a],将'pclk'更改为'CPU_1x clock'
pl353 .set_opmode [set_wr_bl]有一个拼写错误:将NORE更改为NOR。
qspi .Rx_data_REG是8位宽
qspi .TX_thres_REG和RX_thres_REG:值为32位字。支持的最大值为0x3F(0到63)。比特是[5:0]。
spi .Vendor Info应该是Cadence SPI
spi .Config_reg0 [7:6]将描述更改为:保留,始终写入00。
spi .Config_reg [8]:保留
spi .Intr_status_reg0 [0,1,6]:将类型更改为W1C。
spi .Intrpt_ {en,dis} _reg0 [all]:写道:0:没有影响。
spi .Tx_data_reg0 [TX_FIFO_data]有效位字段是8位(7:0)。
spi .Rx_data_reg0 [RX_FIFO_data]有效位字段为8位(7:0)。
spi .TX_thres_reg0 [DEPTH_of_TX_FIFO]:字段大小为[6:0],有效范围为1到127。
spi .RX_thres_reg0 [DEPTH_of_RX_FIFO]:字段大小为[6:0],有效范围为1到127。
spi .Delay_reg0 [all]:删除对ext_clk的引用。
spi .Intr_status_reg0 [0,1,6]到WTC,而不是RO。
slcr .GPIOB_CTRL [VREF_SEL]:改进格式。
新注册
名称
I / O
描述
slcr .FPGAx_THR_CNT
[LAST_CNT]
一世
时钟脉冲终端计数和软件时钟停止控制。对该寄存器的任何写操作都会导致时钟停止翻转。使用[CPU_START]位启动[LAST_CNT]位域中编程的脉冲数的时钟:
0x0:自由运行时钟(连续时钟)。
0x1至0x0FFFF:要产生的时钟脉冲数(最多65535个时钟脉冲)。
时钟将切换,直到产生编程的脉冲数或由PL的FCLKCLKTRIGxN信号的上升沿停止。
slcr .FPGAx_THR_CTRL
[CPU_START]
一世
通过向该位写入0(后跟1)(上升沿敏感)来启动时钟(或重新启动暂停的时钟)。
0:对时钟没有影响,但准备0到1转换。
1:如果之前的[CPU_START]值为0,则开始计数或重新开始计数。
读取将返回写入的值。时钟脉冲持续,直到出现[LAST_CNT]个时钟数或检测到FCLKCLKTRIGxN信号的上升沿(逻辑0至逻辑1)。
slcr .FPGAx_THR_CTRL
[CNT_RST]
一世
重置脉冲计数器,使用slcr.FPGAx_THR_STA [CURR_VAL]可读:
0:没有效果
1:如果时钟发生器处于HALT状态,则立即复位脉冲计数器;或者当脉冲计数器进入HALT状态时复位脉冲计数器。
slcr .FPGAx_THR_STA
[CURR_VAL]
Ø
脉冲计数器的当前值(即已经发生的脉冲数),只读。只有在时钟停止时才准确
slcr .FPGAx_THR_STA
[RUNNING]
Ø
PL时钟输出的当前运行状态,只读:
0:时钟停止或处于正常模式(可以更改油门配置)。
1:时钟在调试模式下运行(不要更改油门配置)。
swdt .MODE [RSTLN],将'clock cycles(pclk)'更改为'CPU_1x clock cycles'
swdt .MODE [CLKSEL],将'pclk'更改为'CPU_1x clock'(多个地方)
ttc .Event_Register_ {1:3},将'pclk'更改为'CPU_1x'
ttc .Clock_Control_ {1:3} [C_Src],将'pclk'更改为'CPU_1x clock'
ttc .Event_Control_Timer_ {1:3} [E_Lo],将'pclk'更改为'CPU_1x clock'
ttc .Event_Register_ {1:3} [事件],将'pclk'更改为'CPU_1x时钟周期'
UART。 Modem_sts_reg0 [DCTS]:Delta Clear To Send状态。写1清除
读:表示自上次清除该位以来UART_CTSN输入信号状态的变化。
0:自上次清除该位以来未发生任何变化
1:自上次清除该位以来,输入状态发生了变化
UART。 Modem_sts_reg0 [DDSR]:Delta数据集就绪状态。写1清除。
读:表示自上次清除该位以来UART_DSRN输入信号状态的变化。
0:自上次清除该位以来未发生任何变化
1:自上次清除该位以来,输入状态发生了变化
UART。 Modem_sts_reg0 [TERI]后缘环指示灯状态。写1清除。
读:表示UART_RIN输入信号自上次清零后从高电平变为低电平状态。
0:自上次清除该位以来没有发生后沿
1:自上次清除该位以来发生了后沿
UART。 Modem_sts_reg0 [DDCD] Delta数据载波检测状态。写1清除。
读:表示自上次清除该位以来UART_DCDN输入信号状态的变化。
0:自上次清除该位以来未发生任何变化
1:自上次清除该位以来,输入状态发生了变化
UART。 Chnl_int_sts_reg0 [FRAME]:接收器帧错误中断状态。只要接收器未能检测到有效停止位,就会触发此事件。
0:自上次清除该位后未发生中断
1:自上次清除该位以来发生了中断事件
UART。 Chnl_int_sts_reg0 [PARE]:接收器奇偶校验错误中断状态。只要接收到的奇偶校验位与预期值不匹配,就会触发此事件。
0:自上次清除该位后未发生中断
1:自上次清除该位以来发生了中断事件
uart.Chnl_int_sts_reg0 [TIMEOUT]:接收器超时错误中断状态。每当接收器超时计数器由于长时间空闲状态而到期时,就会触发此事件。
0:自上次清除该位后未发生中断
1:自上次清除该位以来发生了中断事件
uart.Chnl_int_sts_reg0 [DMSI]:表示DCD,DSR,RI或CTS调制解调器流程控制信号的逻辑电平变化。
更新这些uart.Channel_sts_reg0说明(只读)。 寄存器Prolog:该寄存器返回控制器动态条件的原始状态。这些位不粘,无法通过软件清除或修改。这些位将由于控制器状态的改变而改变状态,通过排序,I / O活动或受软件影响的更改。

相对于uart.Rcvr_FIFO_trigger_level0 [RTRIG]的RTRIG RxFIFO级别,只读:
0:小于触发电平
1:大于或等于触发电平

REMPTY

TACTIVE
Transmitter状态,只读:
0:无效状态,不
1:活动状态,控制器在TxD上移出一个字符。

RACTIVE
接收器状态,只读:
0:无效状态
1:活动状态,控制器从RxD转移一个字符。

FDELT:
与流延迟触发电平相比,提供通道状态RxFIFO电平。只要FIFO电平大于或等于流延迟寄存器中设定的触发电平,就会设置[FDELT]。

TACTIVE。
发送器状态机活动状态。如果处于活动状态,则发送器当前正在移出一个字符。
0:发送器状态机处于非活动状态
1:发送器状态机处于活动状态

RACTIVE。
接收器状态机活动状态。如果处于活动状态,则接收器已检测到起始位并且当前正在移入字符。
0:接收器状态机处于非活动状态
1:接收器状态机处于活动状态
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提问于 2018-07-31 08:54:03 +0800

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