Zynq-7000 SoC - PS DDR控制器

描述

此答复记录收集与处理系统(PS)DDR控制器(DDRC)相关的Zynq-7000 SoC答案记录,包括常见问题和已知问题。

注:此答复记录是Xilinx Zynq-7000 SoC解决方案中心(Xilinx答复52512)的一部分

Xilinx Zynq-7000 SoC解决方案中心可用于解决与Zynq-7000 SoC相关的所有问题。

无论您是使用Zynq-7000 SoC开始新设计还是解决问题,都可以使用Zynq-7000 SoC解决方案中心来指导您获取正确的信息。

DDR板设计的主要问题

(Xilinx答复51996) Zynq-7000,DDRC - 什么是Zynq处理系统DDR数据表参数?
(Xilinx答复46871) 14.2 EDK,Zynq-7000 - 哪些IBIS模型应该用于Zynq器件?
(Xilinx答复51778) Zynq-7000 - PS DDR3 CKE信号应如何终止?
(Xilinx答复46723) Zynq-7000 SoC - 我可以交换PS DDR DQ引脚进行电路板设计吗?
(Xilinx答复52539) Zynq-7000 SoC - 电路板设计文章

DDR配置和培训的主要问题

(Xilinx答复46778) Zynq-7000 - 如何配置PS DDRC板参数?
(Xilinx答复59836 Zynq-7000 SoC - DDRC培训如何运作?
(Xilinx答复54398) Zynq-7000 SOC - 当使用比时钟频率更快的DDR器件时,可以使用哪些时序规范?
(Xilinx答复51790) Zynq-7000 - 如何使用DDRC地址映射?
(Xilinx答复53039) 14.3 EDK,Zynq-7000 DDRC - 为什么PS7 DDR配置将DQS的时钟延迟限制为-.100ns?

DDR调试的主要问题

(Xilinx答复60454) 设计咨询Zynq-7000 PS DDR控制器 - 在ISE / EDK和Vivado 2013.3及更早版本中未正确配置DDR IO
(Xilinx答案62042) Zynq-7000 SoC,Vivado 2014.2 - PS DDRC在读取期间断言ODT
(Xilinx答复51074) 14.2 EDK,Zynq-7000 - 带有ECC的PS DDRC不起作用
(Xilinx答复47516) Zynq-7000 SoC,DDR - 控制器错误处理STREX指令
(Xilinx答复47484) Zynq-7000 SoC,AXI - AXI_HP文章访问OCM和DDR时可能发生死锁
(Xilinx答复47514) Zynq-7000 SoC,DDR-DDR3在退出自刷新后过早启动DRAM时钟

相关文档

Zynq-7000 SOC技术参考手册:

第10章: DDR存储器控制器

Zynq-7000 SoC PCB设计和引脚规划指南

Zynq-7000 SoC(XC7Z010和XC7Z020)技术资料:直流和交流开关特性

Zynq-7000 SoC(XC7Z030和XC7Z045)技术资料:直流和交流开关特性

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-31 08:49:25 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它