Vivado综合 - 不支持RTL在作为向量的端口上应用的LOC约束

描述

在作为向量而不是位的端口上设置RTL中的LOC约束时,不使用LOC约束。

例如 :

 my_input_bit:在std_logic中; 
my_input_vector:在std_logic_vector中(1 downto 0);

在my_input_bit的属性LOC是“K13”的情况下;它会工作。
在my_input_vector的属性LOC是“K14,K15”的情况下;不起作用。

这不起作用的原因是该工具不确定应该向前注释什么。

这意味着含糊不清。

由于此属性只是传递给后端,是否应该将“K14,K15”传递给my_input_vector(1)和my_input_vector(0),或者工具是否应解析字符串并将K14传递给my_input_vector(1) )和K15到my_input_vector(0)?

因此,RTL不支持此编码样式。

解决方法是使用XDC文件来设置LOC约束。

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提问于 2018-07-31 08:30:25 +0800

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