MIG 7系列 - 如何约束sys_rst

描述

当sys_rst信号从用户设计中的内部寄存器驱动并且在与clk_ref相关的时钟上运行时,可能很难或不可能满足时序。

sys_rst(见下图)的FDPE“PRE”引脚上的失败路径是否是真正的违规?

Sys_rst是一个完全异步的复位引脚。

在MIG内核内部,复位与内部clk_ref同步以创建同步复位。

因此,它被异步断言并同步置为无效。

MIG-sys_rst.png



由于这种设计, 在sys_rst引脚上放置set_false_path约束是完全安全的。

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提问于 2018-07-31 08:21:49 +0800

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