用于100G以太网的LogiCORE IP UltraScale架构集成模块 - 如何加快仿真时间？

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描述

通过示例设计，仿真在ModelSim中完成2小时，在IES中完成30分钟。

Vivado仿真器最多可能需要6个小时才能完成。

有没有办法加快仿真速度？

解

涉及复杂收发器模型的仿真可能需要很长时间。

如果您的仿真涉及在环回场景中运行的100GE以太网IP，则另一种改善仿真时间的方法是减少PCS通道对准标记（AM）间距，以加快IP实现PCS通道锁定所需的时间。

当使用Vivado 2014.4.1或更高版本将CTL_TX_VL_LENGTH_MINUS1和CTL_RX_VL_LENGTH_MINUS1从16'h3FFF更改为16'h03FF时，可以设置`define SIM_SPEED_UP。

SIM_SPEED_UP选项仅在运行RTL仿真时可用，并且不适用于后综合或实施网表仿真。

设置此选项可以将示例设计仿真加速到不到30分钟。

注意：

1. 从默认值0x3FFF更改CTL_TX_VL_LENGTH_MINUS1和CTL_RX_VL_LENGTH_MINUS1的值将违反IEEE 802.3规范。
2. 减小AM间距将导致链路上可用的带宽小于100GE。
3. 此更改只能在仿真中进行。要使设计在硬件中工作，必须使用默认值0x3FFF。
4. 仍应运行没有SIM_SPEED_UP选项的全速率仿真。

VCS

使用vlogan选项：+ define + SIM_SPEED_UP

的ModelSim

使用vlog选项：+ define + SIM_SPEED_UP

IES

使用ncvlog选项：+ define + SIM_SPEED_UP

Vivado仿真器

使用xvlog选项：-d SIM_SPEED_UP

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