7系列MIG - DDR3 - 运行独立的xsim_run.bat脚本时出现仿真错误

修改标题

描述

发现版本： MIG 7系列v2.2

版本已解决：请参阅（Xilinx答复54025）

为AXI DDR3示例设计运行xsim_run.bat脚本时，会收到以下错误：

错误：[XSIM 43-4099]“C：/working/mig_calib/mig_7series_0_example/mig_7series_0_example.srcs/sources_1/imports/rtl/traffic_gen/mig_7series_v2_3_axi4_tg.v”第69行。
模块mig_7series_v2_3_axi4_tg（C_AXI_ID_WIDTH = 4，C_AXI_ADDR_WIDTH = 28，C_AXI_DATA_WIDTH = 64，C_AXI_NBURST_SUPPORT = 0，C_EN_WRAP_TRANS = 0，C_BEGIN_ADDRESS = 32'b0，C_END_ADDRESS = 32'b0111111111111，PRBS_EADDR_MASK_POS = 32'b11111111000000000000000000000000，DBG_WR_STS_WIDTH = 40，DBG_RD_STS_WIDTH = 40，ENFORCE_RD_WR = 0，ENFORCE_RD_WR_CMD = 8'b010001，EN_UPSIZER = 0，ENFORCE_RD_WR_PATTERN = 3'b0）没有时间刻度，但设计中至少有一个模块具有时间刻度。

解

发生此错误的原因是“`timescale 1ps / 1ps”仅存在于_cmd_prbs_gen_axi.v模块中，而不存在于任何其他AXI TG文件中。

将时间刻度定义添加到所有AXI TG文件可以解决问题。

通过Vivado GUI启动XSIM时，不会收到错误消息。

这是因为默认情况下在精化期间使用“-relax”开关，这会将此错误消息减少为警告。

另一种解决方法是在xsim_run.bat中的xelab命令中添加“-relax”。

修订记录：

2014年4月27日：初始版本