UltraScale GTY收发器:TX和RX延迟值

描述

此答复记录提供Virtex UltraScale FPGA GTY收发器的TX和RX延迟值。

向下滚动表格:

TX:

内部数据宽度 16 20 32 40 64 80 注释
马克斯 马克斯 马克斯 马克斯 马克斯 马克斯  
TX Fabric接口 面料宽度 面料宽度 面料宽度 面料宽度 面料宽度 面料宽度 如果TX_FABINT_USRCLK_INT = 1b1(默认值为0),则将*值加倍。使用Gearbox FIFO时应用带括号的数字。
16 32 20 40 32 64 40 80 64 128 80 160
16 * 48 20 * 60 32 *(33 *) 96(99) 40 * 120 64 *(66 *) 192(198) 80 * 240
PCIe 128B / 130B编码器 96 126 如果旁路,则为0
8B / 10B编码器 20 20 40 40 如果旁路,则为0
同步齿轮箱
(Legacy Gearbox)
32 - 64 32 - 64 64 - 128 64 - 128 128 - 254 128 - 254 64B66B - 如果旁路则为0。括号范围适用于CAUI模式。
(64 - 128) (64 - 128) (128 - 256) (128 - 256)
32 - 66 32 - 66 64 - 130 64 - 130 128 - 257 128 - 257 64B67B - 如果旁路则为0。括号范围适用于CAUI模式。
(64-132) (64-132) (128 - 260) (128 - 260)
异步齿轮箱
(变速箱FIFO)
309 340 353 416 仅限64B66B - 未使用时延迟为0。使用时,TX阶段FIFO被旁路,延迟为0。如果使用非默认的TXGBOX_FIFO_INIT_RD_ADDR(IRA),请将(4IRA)* 66 UI添加到延迟。 CAUI号码应该在相同的范围内。
TX相位FIFO 40-56
(56-72)
40-56
(56-72)
50-70
(70-90)
50-70
(70-90)
80-112
(112-144)
80-112
(112-144)
100-140
(140-180)
100-140
(140-180)
162-226
(226-290)
162-226
(226-290)
200-280
(280-360)
200-280
(280-360)
使用TX FIFO。如果TXFIFO_ADDR_CFG = HIGH,则应用带括号的值。 (默认为低)
16 16 20 20 32(使用Gearbox FIFO时为0) 32(使用Gearbox FIFO时为0) 40 40 64(使用Gearbox FIFO时为0) 64(使用Gearbox FIFO时为0) 80 80 绕过TX FIFO。
到TX PCS / PMA边界 16 16 20 20 32 32 40 40 64 64 80 80
到序列化器 32 32 40 40 64 64 80 80 128 128 160 160 使用TX FIFO或变速箱FIFO:2个TX XCLK循环
16 16 20 20 32 32 40 40 64 64 80 80 绕过TX FIFO和变速箱FIFO:1个循环进入串行器。
PMA 19 19 19 19 29 29 29 29 29 29 29 29 串行。
总计 - 绝对最低 83 99 157 189 285 349 结构接口(NxN)+ TX FIFO旁路+到TX PCS / PMA边界+到串行器+ PMA。
总计 - 带TX FIFO的XAUI(8B / 10B模式) 169 229 329 449 结构接口(最小NxN,最大2NxN)+ 8b10b + TX FIFO(复位后的延迟变化)+到TX PCS / PMA边界+到串行器+ PMA。

注意:

1)使用TXGBOX_FIFO_LATENCY DRP寄存器:

通过TX异步齿轮箱的实际延迟超过了TXGBOX_FIFO_LATENCY(DRP属性)报告的延迟65 UI(4字节使用)和131 UI(8字节用法)。

属性报告的延迟以1/8 UI为单位。因此,在添加偏移量之前,需要将从属性读取的值除以8。

2)使用延迟表获得高线速率

除了上表中的TX和RX延迟之外,您还需要为线速超过4 Gbps的每1 Gbps增量添加额外的0.5 UI延迟,以达到总往返(TX路径+ RX路径)延迟。

例如:

从表中可以看出,对于特定用例,如果总延迟(TX数据路径+ RX数据路径)导致500 UI,并且如果预期的线路运行速率为28 Gbps,则用户将需要添加12UI(0.5 UI * 24)。

因此,最终延迟为500 UI + 12 UI = 512 UI。

RX:

内部数据宽度 16 20 32 40 64 80 注释
马克斯 马克斯 马克斯 马克斯 马克斯 马克斯  
PMA 40.5 44.5 64.5 76.5 96.5 116.5 解串器。
PMA到PCS 0 0 0 0 0 0 使用RX FIFO
8 10 16 20 32 40 RX FIFO旁路:1/2周期延迟。
内部并行环回:PCS TX到RX 16 20 32 40 64 80 仅用于内部并行环回。从Tx表到TX PCS / PMA边界的延迟
逗号对齐 32 55 [33] 40(60) 69 [41] 64 103 [65] 80(120) 129 [81] 128 [131] 160 [163] 可变性涵盖多种模式。带括号的min用于XAUI。最大括号为带有PCS移位器的RXSLIDE PMA模式。
16 20 32 40 64 80 没有逗号对齐
8B / 10B解码器 20 40 如果旁路,则为0
PCIe解码器和块对齐(128B / 130B) 97 127 解码器是同步的,但在正常操作期间,其延迟在此范围内连续变化。
PCIe RX弹性缓冲器由于非零PPM导致的320 - 416 +/-变化 FIFO通常在正常操作中在两个延迟32 UI之间交替。剩余的64 UI变化取决于FIFO开始接收有效数据时的启动条件。
PCIe解码/对齐+弹性缓冲区组合 421 - 513 +/-由非零PPM引起的变化由于解码/对准器和弹性缓冲器之间的等待时间变化的相关性,组合的总变化小​​于单独的每个的变化的总和。
弹性缓冲区 24+ 8xML

(“ML”= CLK_COR_MIN_LAT)
40 + 8xML

(“ML”= CLK_COR_MIN_LAT)
30 + 10xML
50 + 10xML
48 + 8xML ...
(更多...)
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 19:50:23 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它