茵特拉根- OOBFC - 2017.4和更早的带外流程控制RX CRC错误可以在硬件中看到

描述

当在ViVADO 2016.1到2017.4中使用ViVADO茵特拉根核心带外流程控制时,在一些设计中可能看到RX CRC错误。

解决方案

可以通过在示例设计文件中的RX OOBFC逻辑中删除两个流水线寄存器来避免该问题。五、五、五、五

将文件更改为:

XILNXX12LYXRXOOBFCcRAMYC2P3W2YD16
α(α)
P.TythyLog2(4)
α)
I.R.M.N.

W.KLK-Y.Y.Y.L.(~RXYFCKLK),
W.
第二章,WDATA,α,β({NeDeGeGrxRxfcdata,NexEdGeErrxffcSyc }),
我们是,

R.CCLK-Y.Y.Y.A(CLK),
RADDR.Y.Y.Y.*(RAMORADRDRYD2),
R.O.R.DATAα-[S](RAMY-RDATA[3:2])
第二、第二、第二、第四、第四章,
R.R.R.R.Y.Y.A()

()


XILNXX12LYXRXOOBFCcRAMYC2P3W2YD16
α(α)
P.TythyLog2(4)
α)
II-拉姆斯波普利德

W.KLK-Y.Y.Y.L.
W.
第二章,WDATA,α,β({PaseGeErrxfcx数据,PaseEdGeRxfcFySyc })
我们是,

R.CCLK-Y.Y.Y.A(CLK),
RADDR.Y.Y.Y.*(RAMORADRDRYD2),
R.Adv.RDATAα-x(RAMY-RDATA [1:0])
第二、第二、第二、第四、第四章,
R.R.R.R.Y.Y.A()

()


将文件更改为:

西林X12LYXRXOOBFCKRAMYC2YP3W2YD16
α(α)
P.TythyLog2(4)
α)
I.R.M.N.

W.KLK-Y.Y.Y.L.(~RXYFCKLK),
W.
第二章,WDATA,α,β({NeDeGeGrxRxfcdata,NexEdGeErrxffcSyc }),
我们是,

R.CCLK-Y.Y.Y.A(CLK),
RADDRα-Y2X(RAMYADRDR),
R.O.R.DATAα-[S](RAMY-RDATA[3:2])
第二、第二、第二、第四、第四章,
R.R.R.R.Y.Y.A()

()


XILNXX12LYXRXOOBFCcRAMYC2P3W2YD16
α(α)
P.TythyLog2(4)
α)
II-拉姆斯波普利德

W.KLK-Y.Y.Y.L.
W.
第二章,WDATA,α,β({PaseGeErrxfcx数据,PaseEdGeRxfcFySyc })
我们是,

R.CCLK-Y.Y.Y.A(CLK),
RADDRα-Y2X(RAMYADRDR),
R.Adv.RDATAα-x(RAMY-RDATA [1:0])
第二、第二、第二、第四、第四章,
R.R.R.R.Y.Y.A()

()



如果在发生变化后在UpjCale+中看到定时故障,可以添加以下约束以帮助定时关闭:

StIGH性质相移模式波[GETHYLATIONIORXYOOBFC/IORXXOOFFCMCMMCME3YADV]
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提问于 2018-07-30 18:18:58 +0800

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