ViVADO约束-我能在我的Verilog或VHDL文件中嵌入时序约束吗?

描述

我试图在我的VHDL或Verilog文件中使用时序约束。

但是,我没有看到VIVADO工具的任何消息,关于这个约束被接受或拒绝。我也没有看到任何迹象。报告定时报告概述这表明使用了约束。

在线VIVADO综合的约束行吗?

解决方案

VIVADO工具不支持RTL中嵌入的时序约束。用户应该创建一个设置最大延迟命令,并在一个xxDC文件中输入这些约束。

见UG903,VIVADO设计套件用户指南:使用约束,在Xilinx网站上XILIXX.www.)约束语法和用法。

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提问于 2018-07-30 18:02:47 +0800

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