核心生成器“未能生成”,“执行TCL生成器失败”

描述

我正在尝试生成IP核,但是类似于以下的错误正在发生:

示例:生成PCIE V3Y7

编写“PCIE3O7XYV1Y5Y0”VHDL实例化包装器
警告:CORUTILL无效的命令名“5”
执行时
“$BasTrimeLime==1”
(过程转换为“TruttButTruttoHDL值”第12行)
从内部调用
“CurrdButsTruttoHDLVal$MutalPosialValue$MutalPosialDATA Type Pype MealPosialBaseTrimeLime$语言”

错误:SIM -执行TCL生成器失败。
错误:SIM未能生成“PCIE3Y7XYV1Y5Y0”。执行TCL生成器失败。

为CCOEGEN项目编写CGP文件。
错误:[ IP流19-98] IP核的生成失败。
未能生成IP 'PCIE3Y7XYV1Y5Y0'。请参阅CalEGEN日志,详细了解“/Pixs/IPuxMeals/CraceG.log”。

解决方案

当VHDL输出被选择为不支持VHDL的IP时,会产生此错误。核心生成器工具应该发出警告,指示VHDL不支持作为选定IP的包装文件,并且将生成Verilog包装器。

解决这个问题:

  1. 选择项目选项-gt;世代.
  2. 将设计输入选项从“VHDL”更改为“Verilog”。
  3. 生成IP核。
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提问于 2018-07-30 17:54:47 +0800

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