2013.3 VIVADO IP积分器-VC709与双DDR3控制器的系统级连接建议

描述

此应答记录包含具有双DDR3控制器的VC709的系统级连接建议。

解决方案

VC709双存储器控制器的设计

目的：VC709板由2个DDR3 SDRAM存储器组成。这个设计示例利用了这2个存储器在板上的使用。

该设计采用一个MIG配置为双控制器。

用VC709板设计时要记住的事实：

这2个存储器由2个不同的时钟源计时。一个是200兆赫晶体时钟控制器J1，而233 MHz晶体时钟的J3控制器的2。^钕船上的记忆。
J3的RIFCK使用J1的SysCLK，因为它被驱动在200 MHz。从配置器的角度来看，RIFCK应该设置为SysCLK，无论哪个时钟是在200 MHz下驱动的，它简单地假设SysCLK并将其赋给RIFCK。^*.
存储器互连应该由在低晶体时钟频率下驱动的UIIL CLK来计时。在我们的情况下，它将是从控制器J1（C0和C1）的200兆赫。^*
从建筑的角度来看，2个控制器由2个不同的时钟计时，因此属于2个不同的时钟域。因此，应该分别使用由J1和J3单独的MIG接口提供的2个单独的重置。这将确保没有遇到定时违反，并且该设计满足时序要求，即使时钟来自2个不同的域。
（100MHz）来自C0（J1）UIAdAdNalLyCLK应用于对织物计时。因此，J1的PrPosiSysRST应提供织物重设。
PrPySysSyrST块应该使用来自J3（C1）和J1（C0）控制器的相应MMCMIX锁定信号。
为了确保设计的时序得到满足，重要的是一个PoPySysSyrST将被从与900MHz SysCLK同步的C0（J1）产生的100MHz时钟（慢的SythSycCl CLK）驱动，而驱动除了J3的主接口之外的所有其他的织物逻辑。
另一个PrPoSysSyrST将在那里驱动C1YARESTN，而这又将由J3 233 MHz SysCK或C1GuiIILCK驱动。它将驱动MIG接口的C1YARADSTN和AXI存储器互连的M01（J3）AbEnter端口。
^*该工具在为DDR3SsRoad SOCKETYJ1JJ3选择时自动配置MIG实例

砌块设计：

需要注意的连接：

连接互连ACLK：
存储器互连应该以最低的MIG频率计时，该频率从C0（J1）UIIL CLK为200 MHz。此连接已经由板自动化特性处理，用户不需要修改它。
连接到控制器的主端口：
由于MIG已经配置为2个控制器，2个接口将具有它们的复位和时钟信号。M00时钟对应于J1 UIIL CLK（200 MHz），M01时钟对应于J3 UIIL CLK（233 MHz）。它们需要从MIG的UIIKLK端口进行相应的连接。
M00 ARESETN；应该连接到J1S PrPosiSysRST（外围器件ARESETN）和M01 ARESETN的重置输出到来自J3S PrPosiSyrSRST（外围器件ARESETN）的复位输出，因为这些重置对应于它们各自的时钟域。
2个MIG控制器的C0A aReSETN和C1A复位端口也应该连接到这些复位。