ViVADO约束——我如何忽略两个时钟域之间的时序分析,包括任何自动生成的时钟?

描述

在我的设计中有两个输入时钟,其中一个驱动MMCM。

如果要在两个时钟之间设置假路径,包括自动生成的时钟,正确的命令是什么?

解决方案

在下面的示例约束中,两个输入时钟的时钟对象被命名为CLK1(它驱动MMCM)和CLK2。
1。SETY-FALSESYPATH——从[ GETHECHOCKET -包含EngultEngultCysCK CK1]到[ GETH时钟CLK2]
从[GET-CycLoCLK2]到[GET-CycLo-包含广义时钟CLK1]
2。StIdCixLyGROUP -异步组[GETSycLoC-包含EngultEngulysCycLCK1] -组[ GET-CycLoCLK2]
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提问于 2018-07-30 17:39:28 +0800

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