2013、X VIVADO时序约束DDR系统同步设计的输出

描述

如何约束系统同步DDR设计的输出?

解决方案

无相位延迟或正相位Delay

在这种情况下,源同步时钟拓扑已经到位,而FPGA正在向外部器件发送数据。在内部FPGA时钟中没有相位延迟或正相位延迟。


负相位Delay

在这种情况下,源同步时钟拓扑已经到位,而FPGA正在向外部器件发送数据。有负相位延迟添加到FPGA内部时钟。由于这种负相位延迟,必须增加SETJO多路径路径约束,以便分析正确的发射和捕获边缘。


注:这是对VIVADO工具中的语言模板(Window & Gt;语言模板-Gt;XDC & Gt;时序约束-GT;输出延迟约束-GT同步和GT双数据速率)的轻微修改。这些模板被附上并可以从这个答案记录中下载。

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提问于 2018-07-30 17:34:11 +0800

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