MIG 7系列DDR3/DDR2——如果在IPI方块图中生成MIG,AXI地址宽度不正确

描述

版本发现:MIG 7系列V2.0
版本解决:VVADO 2013.4 -见(赛灵思解答54025)

当将MIG 7系列块添加到具有UI数据宽度为64、存储器接口数据宽度为16、PHY到MC时钟比为4:1、行宽度为3、行宽度为15、列宽度为10的IPI项目时,AXI地址宽度应为31,而改为设置为29。选择是灰色的和不可选择的。你如何处理这个问题?

此问题只影响VIVADO设计套件2013.3中的MIG-IPI流。

解决方案

如果搬到ViVADO设计套件2013.4是不可行的,请使用以下步骤来解决这个问题:

  1. 在IPI框图中添加MIG IP。
  2. 用错误的AXI地址宽度生成它。
  3. 打开Mig.PrJ,将C0MeMixSe大小设为2147483648(536870912),将C0sA axixAdRad宽度设为31(29)。
  4. 在IPI框图中重新生成MIG,它将生成具有适当设置的文件。


修订历史
12/20/2013 -首次发布

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提问于 2018-07-30 17:31:34 +0800

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