AXI以太网核心V6.0和更早偶然的PyrSeReTyn在上电后不会被断言。

描述

在AXI以太网V2.01.A中,发现在GDX时钟由DCM/MMCM驱动和/或在配置后的任何时间都不稳定的设计中,有时不会断言PyrAsReSeTyn。(SRL32用作该复位逻辑的计数器,计数器的内容可以是CO。如果时钟不稳定,则AXI Ethernet V6.0和更早会受此影响。

解决方案

这计划固定在AXI以太网V1.1中,计划在ViVADO 2014.1发布。

如果使用VIVADO,请在2014.1更新之前需要处理Xilinx支持。

如果在EDK中使用V2XXX.XOR V3XX.X,则可以编辑该逻辑并重新生成内核。在\Ekk\xilinxPrimePrimiPLIB \ pCys\AxiE-EthNET.lt;CordeVuilon No.Gt\\HDL\VHDL\ReSeTyMull.VHD进行以下更改:

1)添加以下信号:
信号SRL32、1A、RG、G、S2、S1、S1、S1、S1、S1、S1、S1、S1、S1、S2、30、0);
信号SRL32、2a、Rg、G、α、β、StdLogLogic向量(18下降到0);深度为19

2)变化:
GTXXRESETH脉冲:过程(GTXYL CKLY125MHz)
开始
如果(GTxl CKLY125MHZ'事件和GTXYL CKLY125MHZ=“1”)
如果是(saAxiaaRead=‘1’),则
到:
GTXXRESETH脉冲:过程(GTXYL CKLY125MHz)
开始
如果(GTxl CKLY125MHZ'事件和GTXYL CKLY125MHZ=“1”)
如果是(SaxReStgtxDe==1),那么

3)评述了SRLC32 EH1和SRLC32 E2 2 SRL实例。

4)添加下面的基于切片的计数器逻辑来替换SRLs:

SRLC32 EY1:工艺(GTXYL CKLY125MHz)
开始
如果(Gtxl CKLY125MHZ'事件和GTXYL CKLY125MHZ=‘1’)
若α(SaxReStgtxDe==1),则
SRL32、1、1、2、1;
另一个
第二类SRL32α1Reg和lt=SRL32μ1Reg(29下降到0)和SRL32α1YRG(30);
如果是;
如果结束;
结束过程;

SRLC32 EA2:工艺(GTXYL CKLY125MHz)
开始
如果(Gtxl CKLY125MHZ'事件和GTXYL CKLY125MHZ=‘1’)
若(SaxReStgtxValman=‘1’),则
第二类是“000000000000000000”1;
然后,SyL32α1Reg(30)=1′
第二类SRL32α2Reg & lt=SRL32α2Leg(17下降0)和SRL32α2Leg(18);
如果是;
如果结束;
结束过程;

SRL32α2l输出& lt=SRL32α2yRg(18);


编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 17:23:38 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它