ZYQ-7000 SOC的设计咨询,EMMC-JEDEC标准4.41要求输入保持时间为3 ns

描述

EMMC内存定时由JEDEC标准版本4.41定义。

根据本规范,所需的最小输入保持时间为3纳秒(参照时钟的上升沿)。然而,ZYQ-7000 SDIO控制器具有2毫微秒的最小时钟输出延迟(所有输出)。

如果使用控制器高速模式(ZYQ-7000数据在时钟上升沿上的输出)JEDEC/MMC 4.41规范的保持时间要求不满足(*)。

标准速度模式(ZYQ-7000数据输出在时钟的下降沿)额外的半时钟周期被添加到时钟到输出延迟满足保持时间要求(*)。

注释(*):假设所有的迹线长度是匹配的。

解决方案

Xilinx测试了ZYQ-7000 SDIO控制器的功能微米MTFC4GMVEA-1(EMMC器件)。

在单数据速率(SDR)中,标准速率(25MHz)和高速(50MHz)模式都已经成功地测试,但是ZYQ-7000 SDIO控制器运行在高速模式不符合EMC的JEDEC标准4.41。

Xilinx建议用户联系EMMC供应商直接地并请求他们的EMC存储器(通常是NDA文件)的实际保持时间要求。

没有这种特征数据,Xilinx建议只使用ZYQ-7000×SDIO控制器使用EMMC。标准速度模式(最大频率为25MHz)。

一个可能的工作是在电路板布局中增加额外的1ns延迟:

用户需要相对于时钟线将数据和命令行的长度增加1000 ps /(150 ps /英寸)=6.67英寸。
注释假设延迟150 ps /英寸。


延迟的加入将保证控制器的保持时间。
当SDIO控制器接收数据时,延迟的增加将需要满足以下等式:


20ns(TSD,器件,CKO,MAX +1ns)& Gt=ZYNQ控制器的设置要求,考虑50 MHz时钟模式。
TSD,器件,CKO,MAX意味着器件的最大时钟输出延迟。
= & Gt;=TSD,器件,CKO,MAX,考虑ZYNQ的设置要求为3纳秒。
这意味着最大的时钟到输出延迟应该是16毫微秒的EMC器件。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 17:19:15 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它