LogICORSPI4.2（POSS-PHY L4）- PL4 V5.0所有已知问题的列表
描述
一般描述：
该应答记录包含SPI4.2的所有已知问题的列表，也称为POS PHY级别4（PL4）V5.0和V5.1。该列表分为以下几个部分：
约束与实现
仿真
硬件
其他有帮助的答案记录
解决方案
V5.0 PL4已知问题：
约束与实施：
1。SPI4.2（PL4）核心是否有必要的启动顺序或复位程序？
请看（赛灵思解答16176）.
2。在V5.0 SPI4.2（PL4）内核中，RSLCK阶段静态配置信号设置RSClk和RSTAT之间的关系。然而，这在所有条件下都不工作，并且RSCLK可以移位90或甚至180度，而不管RSLCK相位设置。
请看（赛灵思解答15955）.
三。请不要在5.1i ISE软件上安装4.2SIPIPUPDATE3。4.2aIPIPUPDATE3包含SPI4.2（PL4）V5.0内核，并且仅在4.2i软件上测试该IP更新。使用ISE5.1I软件使用4.2IpIPUPDATE3会产生不良影响。
请看（赛灵思解答15555）.
4。虽然在V4.0和V5.0之间尽可能保持约束尽可能一致，但是当执行转换为V5.0时，需要进行某些修改来更新约束。
请看（赛灵思解答15395）.
5。当我运行Xilinx实现工具时，映射应用程序报告“错误：MAPLIB：32……”错误。
请看（赛灵思解答15454）.
6。当我试图将BuffgMUX或BUFG放在某个位置时，PAR中会报告以下错误：
“错误：布局：1897 -全球时钟组件& PL4SRCXOT00/PL4SRCKLK0/TSCLKYBUFG0＆GT；配置为可选择MUX放置在现场BUFGMUX3S。”
请看（赛灵思解答15673）.
7。当BitGen在设计中用SPI4.2（PL4）内核运行时，报告如下错误：“错误：设计规则：524 -块检查：不完整的DCM配置”。
请看（赛灵思解答14856）.
8。当通过核心生成器生成SPI4.2（PL4）内核时，报告以下错误：
“错误：未能创建.Sym符号文件。无法处理ASY符号文件。文件C：\Test\4Y2I\PL4O.CO..AY不存在。
“错误：没有产生ISE符号文件为核心<pl4xcalp＆gt；< p="">
请看（赛灵思解答15493）.
9。当我用指定的COE文件生成SPI4.2（PL4）核心V5.0时，核心生成器挂起或报告下列错误：
“错误：自定义参数规则检查失败。终止核心细化：参数0大于宽度8。
“错误：SimGeule:未能为核心POSS-PHY级-4内核设置SIM定制参数。”
“错误：核心POS- PHY级-4内核的细化失败。”
“错误：核心POS- PHY级-4内核的阐述失败。”
请看（赛灵思解答15425）.
10。虽然我在POSS-PHY Leal-4核心GUI中选择了“LVDS状态通道I/O”，但是UCF文件包含LVTTL状态通道I／O.的PIN约束。
请看（赛灵思解答16179）.
11。当我使用Xilinx SPI4.2（PL4）内核时，我为接收器或源FIFO设置了几乎完整的断言/否定值，小于6，数据丢失。（在FFalMoStfulfIn被断言之前（Active Low）声明溢出流标志。
请看（赛灵思解答16230）.
12。当接收到数据包时，最后一个EOP似乎被卡在SNKFFDATA总线中。SnkFFValid也在这个时候被断言。
请看（赛灵思解答16100）.
仿真：
1。当SPG4.2（PL4）内核运行后NGDBug或路由后仿真时，核心用户界面上的源状态信号不正确地运行。SRCSTATH信号出现“X”或“未知”故障，SRCSTAT输出永远不会更新。
请看（赛灵思解答15354）.
2。当我仿真SPI4.2（PL4）源核时，出现在TDAT和TCTL上的故障。这在门级仿真和时序仿真中是可见的。
请看（赛灵思解答15579）.
三。当使用SPI 4.2（PL4）核自动相位对准（SealEnCENCEN＝1）时，VCS仿真不起作用。（RSLK可以在复位后停止切换。）
请看（赛灵思解答15280）.
4。当我使用NC Verilog（Cadence）或VCS（SyoPySe）仿真SPI4.2（PL4）内核时，会出现异常和不一致的行为。
请看（赛灵思解答15578）.
5。当SPI4.2（PL4）阱核用于动态对准时，仿真不正确。
请看（赛灵思解答15411）.
6。使用动态对准的SPI4.2（PL4）核的仿真需要定时仿真，以便正确地仿真每个槽的核心的倾斜位能力的动态对准。
请看（赛灵思解答15436）.
硬件：
1。当使用固定静态对准时，有必要确定最佳的DCM设置（相移），以确保目标系统将包含最大系统裕度并执行跨电压、温度和过程（多芯片）变化。
请看（赛灵思解答16112）.
2。具有动态对准的SPI4.2（PL4）汇核不能激活相位对齐完成、不同步或报告DIP-4错误。
请看（赛灵思解答15442）.
三。在SPI4.2（PL4）核心版本4和5中，使用自动静态对准可能导致接收器内核上的DIP4错误。DIP4错误出现在器件上，但仿真不会显示出来。
请看（赛灵思解答15267）.
其他有用的答案记录：
1。V5.0 SPI4.2（PL4）内核的功耗是多少？
请看（赛灵思解答16034）.
2。除了SPI4.2（PL4）数据表中提供的信息之外，还描述了误差和控制信号。
请看（赛灵思解答14968）.
三。如何编辑SPI4.2（PL4）UCF文件，使TSCLK在DCM中倾斜180度？
请看（赛灵思解答15500）.
