LogICOR-SIP-4.2(POSS-PHYL4)V5.2-当PAR用PL4核心运行时,定时误差被报告

描述

一般描述:

当我用一个SPK4.2(PL4)内核和一个CKK180选择的SIS-4.2(PL4)核心来运行ISE 5.1i位置和路由(PAR)工具时,在时序报告中出现以下时序错误:

时序约束:TSH PL4SnkO-Top0OPPL4YSNKY-CLK0Y-RDCK180Y-DCMO=周期

TimeGRP“PL4SnkOPto0PPL4YSNKY-CK00RDCK180YDCMO”TZYRDCKLYP

/ 1相+2.121 ns高50%;

分析了163个项目,检测到18个定时误差。(18个设置错误,0个保持错误)

最小周期为44 34.064纳秒。

--------------------------------------------

松弛:-1.5 51 ns(要求-(数据路径-时钟歪斜))

来源:PL4SnKyTop0/PL4SnKyIO0/STATICALIGION STATICALIGIN CHANGYGEN CHANOGEN .8DDR1GENA DR11GEN CHAN1/CES/ReG3(FF)

目的地:PL4SnkO-Top0/PL4SnKyIO0/STATICALIGIN STATICALIGN。

(闩锁)

要求:0.001纳秒

数据路径延迟:1.552纳秒(逻辑电平=0)

时钟偏差:0纳秒

源时钟:在0.691 ns处上升的PL4SnknTop0/RDCK00GP

目标时钟:在0.692 ns时跌落的PL4SnknTop0/RDCLK180GP

(注意上述要求0.001纳秒)。

解决方案

这个问题是固定在1.1i ISE软件版本。

这是与NGDBuild中如何计算相位相关的已知问题。该工具期望一个周期,其结果是可分为2的相位。否则,出现上述错误。(可以查看NGDBug报表中生成的阶段。)

您还可以通过在“UPS文件”中重新编写“ps”中的句柄约束而不是在“MHz”中解决这个问题:

1。编辑“<组件名称No.gt;

2。替换约束:

TimExcel“TSYRDCKKYP”=周期“RDCKKYP”350 MHz高50%;

约束:

TimExcel“TSYRDCKKYP”=周期“RDCKKYP”2850 ps高50%;

三。如果上述约束仍然报告错误,则尝试其他值,如(2849 ps或2851 ps)。当计算相位完全可被两个整除时,误差将不被报告。

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提问于 2018-07-30 16:10:32 +0800

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