5.1i COMPXLIB,MODESIM 5.7——当我编译DCM.V和XYDCM.V模型时,错误报告:“……附近”生成:“预期:IDENT”

描述

关键词:5.1i、COMPXLIB、ModelSim、5.7、UNISIM、SIMPRIM、DCM、XY-DCM、接近、生成、预期、识别

紧迫性:标准

一般描述:
当我使用MODESIM 5.7编译Verilog UNISM或SIMPRIM模型时,在编译DCM模型时发生错误。

UNIISM DCM.V模型的COMPXLIB日志文件中的错误是:

“COXXLIB:VLog-Work:\MealTeaTyp5.7 \xilxxLIbsSyx51 IIsSP3\UNISIMIVER C:\xILIXX.51 I\Verilog \SRC\UNISIMS\DCM.V
模型技术MODESIM SE VLO 5.7编译器2002.12 12月18日2002
——编译模块DCM
**错误:c:\xilin x551 i \verilog \Src\UNISIMS\DCM.v(85):接近“生成”:预期:
**错误:c:\xilin x551 i \verilog \Src\UNISIMS\DCM.v(126):接近“生成”:预期:


**错误:c:\xilin x551 i \verilog \Src\UNISIMS\DCM.v(932):接近“=”:预期:

SimPrimxxDCM.V模型的COMPXLIB日志文件中的错误是:

“COXXLIB:VLog-Work:\MealTeaTyp5.7 \xILNXXILBSY51 IIOSP3 \ SIMPRIMIVER C:\xILIXX.51 I\Verilog \Src\SimPrims\xY-DCM.V
模型技术MODESIM SE VLO 5.7编译器2002.12 12月18日2002
——编译模块XY-DCM
**错误:c:\xilin x551 i \ verilog \ Src\SimPrims\xY.dCM.v(85):接近“生成”:预期:
**错误:c:\xilin x551 i \ verilog \ Src\SimPrims\xY.dCM.v(126):接近“生成”:预期:


**错误:c:\xilin x551 i \ verilog \ Src\siimIrs\xydcm .v(932):接近“=”:期望:

解决方案

这些错误是因为在DCM模型中使用“生成”一词。这是VeliLog-2001标准中的保留字,默认情况下,MuleSimule5.7使用VelIOG-2001标准。这些错误防止DCM模型被编译,当试图仿真使用DCM的设计时,它们会发生。

请看(赛灵思解答16436)如果在未编译DCM模型时试图仿真设计,则会出现错误信息。

这个问题将被固定在5.2i软件中,该软件将在2003年2月下旬发布。“生成”一词将由VeliOG-2001标准中未保留的词替换。

要在5.2i发布之前纠正这个问题,必须手动编译UNISIM和SIMPREM DCM模型,并使用“-VLog95COMPAT”开关。遵循下面的说明来编译这些模型:

1。打开模型5.7。

2。在MODESIM提示符下,输入以下内容(模型的路径必须根据安装目录更改):

VoLog-VLog95COMPAT-工作UNISIMSVER C:/Xilinx/Verilog/SRC/UNISIMS/DCM.V
VerLog-VLog95COMPAT-工作:SimPROSSIVER C:/Xilin x551 I/Verilog/SRC/SIMPICS/XY-DCM.V

这些命令将将DCM.V模型编译成UNISIMSVER库和XY-DCM.V模型到SimPrimsSver库中。
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提问于 2018-07-30 16:06:41 +0800

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