5.1i ECS-示意性DRC报告未连接I/O端口/示意NETLISST报告的错误:“错误:设计条目:2 - NET”<port_name>“必须连接到PIN或I/O端口”

描述

关键词:SCH2VHDL,SCH2VIELIGO,连接,I/O,IO,端口,设计条目,示意图

紧迫性:标准

一般描述:
如果将I/O端口放置在没有连接的示意图上,则示意性DRC标记未连接的I/O端口,其错误如下:

“错误:Net”&端口名称>“需要连接到PIN或I/O端口”。

如果我在Projavigor中运行任何关于流程图设计的过程,则示意NETLIST(SCH2VHDL或SCH2VIELIGO)失败,并报告以下错误:

“错误:设计条目:16113 - net”和“端口名称& GT”需要连接到PIN或I/O端口。

解决方案

在5.1i软件中,添加了Schematic检查,以防止用户无意中留下未连接的端口和网络。然而,这导致了用户希望在测试设计的其他部分时暂时离开未连接的端口的情况下出现的问题。

在61I软件中,未连接的I/O端口将仅在默认情况下被标记为警告。当运行原理检查时,将出现警告,但HDL文件将被正确创建。

在5 .x ECS软件中,您可以在I/O端口中留下未连接的示意图,并通过将缓冲器连接到端口,而该端口与未连接的缓冲器的相对侧连接,从而防止错误。

BUF组件的位大小可以通过改变BUF实例来改变以匹配端口总线的大小,以便它使用总线符号(例如,连接到4位端口总线,将实例名称从“XLXII5”改为“MyBuf(3:0))。

欲了解更多信息,请参见(赛灵思解答16113).
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 16:03:25 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它