7.1IXST-混合语言流的已知问题

描述

关键词:VHDL,Verilog

紧迫性:标准

一般描述:
XST的混合语言流程是随着新发布的61I设计工具而出现的。这个答案为这个流程提供了已知的问题:

已知问题
声明和实例化中的模块/实体名称是区分大小写的。如果名称与模块/实体的情况不匹配,XST为实例化创建黑盒,并且不连接基础模块/实体。

在Verilog模块内部实例化的VHDL实体如果没有被集成到默认工作库中,则不会发现。这个问题已被固定在最新的61I服务包,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是61i服务包1。

XVST如果VHDL实体在Verilog生成构造中实例化,则会产生内部错误。这个问题已被固定在最新的61I服务包,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是61i服务包1。

具有扩展标识符的VHDL端口不连接到较低级别的Verilog模块。

-即使存在默认值,也必须传递泛型/参数。如果Verilog模块中存在参数,则实例化Verilog模块的VHDL架构必须在组件声明中声明泛型。

-字符串不能从泛型传递到参数。

当引用Verilog模块时,不支持VHDL配置。

在实例化期间不支持多维数组。

解决方案

请参阅XST用户指南:
HTTP://Spop.xILIX.COM/Spope/Studio软件手册

有关混合语言流支持的最新信息
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提问于 2018-07-30 15:01:56 +0800

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