7.1i XST——如何对一个具有多个模块的单个文件使用增量设计？

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描述

关键词：综合、VHDL、Verilog、流、编码

紧迫性：标准

一般描述：
增量设计流程跟踪何时和哪些模块已经改变，并且只重新综合这些模块。然而，该过程假定每个模块在单独的文件中编码。如何在一个包含多个模块的文件中使用增量设计？

解决方案

增量设计过程目前只在已经改变的文件上重新综合。它不能检测包含多个模块的单个文件中的一个模块何时发生了更改。整个文件将被重新综合，而不是被改变的模块。