5.1ISP2定时仿真、DCM、Verilog—DCM不锁定在Verilog时序仿真中

描述

关键词:定时、仿真、Verilog、DCM、NOD、锁定、脉冲、吞咽

紧迫性:标准

一般描述:
在Verilog时序仿真中,DCM可能不会锁定。这可能是脉冲吞咽的结果,或者是没有皮秒分辨率的仿真结果。

解决方案

首先,确保设计是用皮秒分辨率仿真的。

如果使用皮秒分辨率,问题可能是吞咽脉冲的结果。

这个问题固定在最新的5.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包3。

或者,参照(赛灵思解答9872)为解决这个问题而努力。
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 14:54:39 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它