我如何推断双数据速率(DDR)寄存器?

描述

关键词:列奥纳多谱、列奥纳多、谱、ViTEX II、对偶、数据、速率、DDR、FF、翻转、触发器、RG

紧迫性:标准

一般描述:
如何推断双数据速率(DDR)寄存器?

解决方案

目前无法推断出输出DDR。对于OFDDRX实例化模板,请参阅库指南:
HTTP://Spop.xILIX.COM/Spurp/SWIMANALS/XILIX5/DIXX.HTM

列奥纳多谱将用下面的代码推断规则FDs(Xilinx触发器原语)。由于FF的时钟是另一个时钟的逆,实现工具可以将两个输入寄存器打包到同一个IOB中,以创建双数据速率(DDR)寄存器。

输入DDR VHDL示例

库IEEE;
使用IEEE.STDYLogiCy1164.ALL;

实体输入
端口(D):在STDYLogic中;
CLK:在STDYLogic中;
Q.and:输出STDYLogic);
结束输入;

输入的体系结构

信号Q1,Q2:STDYLogic;

开始

进程(CLK)开始
如果CLK'事件和CLK =“1”,那么
q1& lt;
如果结束;
结束过程;

进程(CLK)开始
如果CLK'事件和CLK =“0”,那么
q2& lt;
如果结束;
结束过程;

q1和& lt=q1和q2;

末端输入;


输入DDR Verilog示例

模块输入,DDR(D,CLK,QYand);

输入D;
输入CLK;
输出Q^和;

第1、第2节;

总是@(POSSEDGE CLK)Q1<= D;
总是@(NeDelk CLK)q2 & lt;= d;

分配QY和Q1和Q2;

终端模块
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提问于 2018-07-30 13:32:59 +0800

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