7.1i XST -我如何推断双数据速率(DDR)寄存器?

描述


一般描述:

如何推断双数据速率(DDR)寄存器?

解决方案


目前无法推断出输出DDR。



对于OFDDRX实例化模板,请参见库指南:

HTTP://www. xLimx.COM/Spope/Studio/Maulalal.HMM。



XST将用下面的代码来推断正则FDs(Xilinx触发器原语)。由于FF的时钟是另一个时钟的逆,实现工具可以将两个输入寄存器打包到同一个IOB中,以创建双数据速率(DDR)寄存器。



输入DDR VHDL示例



库IEEE;

使用IEEE.STDYLogiCy1164.ALL;



实体输入

端口(D):在STDYLogic中;

CLK:在STDYLogic中;

Q.and:输出STDYLogic);

结束输入;



输入的体系结构



信号Q1,Q2:STDYLogic;



开始



进程(CLK)开始

如果CLK'事件和CLK =“1”,那么

q1& lt;

如果结束;

结束过程;



进程(CLK)开始

如果CLK'事件和CLK =“0”,那么

q2& lt;

如果结束;

结束过程;



q1和& lt=q1和q2;



末端输入;





输入DDR Verilog示例



模块输入,DDR(D,CLK,QYand);



输入D;

输入CLK;

输出Q^和;



第1、第2节;



总是@(POSSEDGE CLK)Q1<= D;

总是@(NeDelk CLK)q2 & lt;= d;



分配QY和Q1和Q2;



终端模块
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提问于 2018-07-30 13:32:34 +0800

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