LogICORSPI4.2(POSS-PHYL4)V5.2-PAR错误:“位置:1897—全局时钟组件”<pl4_src_top0/pl4_src_clk0/tsclk_bufg0>配置为一个可选择的多路复用器被放置在现场BuffgMUX3S…

描述

一般描述:

当我试图将BuffgMUX或BUFG放在某个位置时,PAR中会报告以下错误:

“错误:布局:1897 -全局时钟组件& PL4SRCXOT00/PL4SRCKLK0/TSCLKYBUFG0& GT;配置为可选择MUX被放置在现场BUFGMUX3S中。此配置要求全局时钟站点BUFGMUX2P要么是空的,要么包含全局缓冲器或MUX,输入IN0和IN1 EIE。R不是由信号驱动或由与原始混合IN1和IN0引脚相同的信号驱动,以便路由两个输入。

换句话说,在一个缓冲器上的IN0的输入信号必须与在另一个缓冲器上驱动IN1的输入信号(或者其中的一个不能被驱动)相同,以将两个缓冲器放置在成对的站点中。

站点BUFGMUX2P具有全局缓冲器LT;PL4SRCXTop0/PL4SRCKLK0/TD Clk0BUFG0&GT;放置在那里。这种设计是不合常规的。请在继续之前纠正这个问题。”

解决方案

此问题已在SPI4.2内核V6.0中进行了修正。

PL4源核心使用一个BufGMUX“PL4SRCKLCK0/TSCLKYBUFG0”。由于ViTEX-II器件的限制,相邻的BUFGMUX不能使用,甚至作为BUFG。尝试使用它会导致上面的PAR误差。

Xilinx意识到,不使用相邻的BufGMUX会浪费资源,而这个问题将在PL4核心的未来版本中得到解决。

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提问于 2018-07-30 13:05:24 +0800

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