LogICORIP IP SPI4.2(POS- PHY L4)-仿真导致TDAT和TCtl故障

描述

当我仿真PL4源核时,TDAT和TCTL信号出现故障。这个问题发生在门级仿真以及时序仿真中。

解决方案

如果你是针对ViTEX II FPGA和使用V.E.或较早的核心,这个问题是由一个问题与建模的DDR寄存器在SimPrimm模型。时钟的正、负边沿的延迟存在差异,这会导致TDAT和TCTL信号出现故障。γ

这个问题已经在ISE软件7.1i SimPrIM模型中确定了,你不应该看到更多的故障。如果不是这样的话,请打开一个WebCase:

HTTP://www. xLimx.COM/Sputp/CurrExxPress/WebSupLog.HTM

在TDAT总线上的歪斜常常被误认为是毛病。由于TDat是一个16位总线,在这些位上会出现歪斜,导致不正确的数据出现在TDAT总线上。然而,不正确的数据将远远超过时钟边缘,并且可以被安全地忽略。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 12:36:04 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它