LogiCOR-SIP-4.2(POSS-PHY L4)——利用动态对准仿真PL4核

描述

一般描述:

如何使用动态对齐来仿真PL4内核?

解决方案

这个答案记录适用于PL4内核。只有当动态对准用于仿真时。在仿真PL4内核之前,请仔细阅读以下信息。

PL4动态对准解决方案的设计需要进行时序仿真,以便正确地仿真接收器核心的每比特去偏置能力的动态对准。动态对齐电路取决于NGDNNO工具在放置和路由之后生成的SDF文件中可用的时序信息。因此,必须进行时序仿真来评估动态对准的性能。

提供了核心的后NGDBug功能仿真模型是一个静态对齐仿真文件,即使您已经生成了动态对齐核心。此文件位于核心生成器项目目录中:

组件名称和gt;/Test//lt;VHDLL Verilog & gt;/PL4SnkkopTop.& v;VHVH>

该仿真模型实现了整个内核的功能仿真,除了每比特去歪斜的动态对准之外。该文件被提供来评估核心的功能并加快仿真时间。

该仿真模型在功能上是等效的,而不是动态对准PL4核心的周期真实表示。实际的动态对准核心具有在该仿真模型中未表示的额外延迟。如果功能仿真需要PL4核心的周期真实表示,则在PL4接收器核心前面(在RDAT和RCTL输入之前),在您的设计或测试台中添加额外的9个RDCLK延迟周期。然而,如果该循环真实表示不是功能仿真所需要的,则不需要改变或修改来仿真核心。

在设计通过运行布局和路径之后,通过使用来自NGDAnno的SDF和Verilog或VHDL输出,可以完成完整的时序仿真,包括每比特去歪斜功能的动态对准。参考PL4设计示例文档中的“仿真PL4核心”部分,以获得关于建立POR仿真的更多信息。

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提问于 2018-07-30 12:28:07 +0800

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