LogiCORSPI4.2(POSS-PHY L4)——SPI 4.2(PL4)内核时钟减少方法

描述

SPI4.2接口需要接收器内核和源内核上的全局时钟缓冲器。此外,对于以下时钟输入的用户接口可能需要全局时钟缓冲器:

SRCFFLCK

SNKFFLCK

SNKCalCK

SRCCALCK

SRCSTATCK

SNKSTATCK

这些输入时钟是独立的,并且彼此没有相位或频率依赖性。

解决方案

对于许多应用,如果在单个FPGA器件中同时使用SPI 4.2(PL4)的接收器(接收器)核心和发射器(源)核心,共享时钟资源可以驱动这六个时钟输入。下面的时钟是自然的对,并且在大多数典型的应用中,它们可以共享一个共同的时钟域:

- Srcffck和SnkFFClk

- SrcCalck和SnkCalClk

- SRCSTATCK和SnkStatClk

此外,核心通过以下用户接口输出提供对内部时钟的访问:

SPI 4.2(PL4)源核心:

SysCLK0GP:由SysCLK生成(用于为输出“TDAT”和“TCTL”计时DDR FFS)

SysCLK180GP:SysCLK0GP倒置版本

SysCLKDIVIGGP:1/2 SysCLK率

TSCLKYGP:由PL4总线输入TSClk产生(TDCK速率的1/4或1/8)

SPI 4.2(PL4)汇核:

RDCLK0GP:由RDCLK生成(用于为输入“DDAT”和“RCTL”时钟DDR FFS)

RDCLK180GP:RDLK00GP倒置版本

RDCKDIVIGP GP:1/2 RDCLK的速率

这些时钟输出中的每一个都由全局时钟缓冲器驱动,并且它们可以连接到用户逻辑或作为时钟输入被驱动回芯,而不使用额外的时钟资源。请注意,FIFO接口的其他信号,包括输入和输出,都应该与它们的相关时钟同步和采样(分别)。例如:所有信号名称SNKFF*都与SNKFFLK同步。

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提问于 2018-07-30 11:23:43 +0800

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