4.2ISP1时序分析器/跟踪(TrCE)-如何将固定相位时钟延迟包括在DDR偏移上?

描述

紧迫:热

一般描述:

当我用固定相移时钟对DDR偏移进行时序分析时,分析不包括时钟的固定相位延迟。如何将固定相位时钟延迟包括在DDR偏移量上?

解决方案

由于时序工具在软件版本4.2ISP2中分析时钟相位偏移的方式改变,DDR偏移不再考虑时钟相位偏移。(注意:一个允许所有时钟相移被重新考虑的补丁是可用的。请参阅下面的信息。

固定相移和粗相移,这是由DCM相移时钟(CLK90,CLK180,或CLK270)引入,将考虑,以及上升或下降时钟边缘。(这是DDR寄存器版本4.1i的原始行为)。因为时钟相位将被考虑在内,正负边沿触发器必须分开约束。

安装修补程序:

1。将$xilinx/VixTe2/DATA/TWinCy.ACD复制到Twitin.AC.D.BAK。

2。从“TWIT.zip”文件下载HTTP://www. xLimx.COM/TXPATCHES/PUB/UpthiS/FPGA/TWITNY.ZIP
三。将“TWIT.ACD”放入$xilinx/VixTe2/DATA/。

4。分别约束DDR,如(赛灵思解答12819).

5。关闭时序分析器/TrCE,并重新分析时序。

有关4.2ISP2时钟相位偏移的更多信息,请参见(赛灵思解答13704)(赛灵思解答12819).

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-30 11:16:34 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它