7.1i TrCE -包含大量本地时钟的设计的错误保持时间

描述

一般描述:

在我用许多本地时钟运行TrCE之后,报告的保持时间太大而不能准确。

我的设计包含了大量的本地时钟(超过100)。

解决方案

出现问题是因为TrCE不能正确处理设计中的大量时钟。当TrCE工具分析歪斜时,它们寻找一个共同的频率。由于时钟数量大,频率太高,工具无法处理。

工作在1左右:

解决问题的首选方法是重新设计和更好地利用FPGA资源。如果你只使用全球时钟线的高频时钟,随着时钟能够管理低频时钟,该设计将更适合于FPGA。这将允许您的设计运行得更快,并且您可以通过使可用资源更难工作来减少芯片的面积。

工作在2左右:

解决这个问题的另一种方法(但不太可取)是把所有的时钟缩小100倍。这应该使公共时钟频率在允许的范围内。如果保持数仍然不现实,则应该使用更大的因素。

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提问于 2018-07-30 11:12:37 +0800

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