SyPrimeType 7.1——如何在Spple中通过HDL传递新的步进属性?

描述

关键词:乘法器、步长、配置、步进、ViTEX、II、Virtex II

紧迫性:标准

一般描述:
如何通过新的步进属性来访问增强的乘法器速度?

解决方案

选择VelTEX II部分的“步进”速度等级,然后将下面的内容添加到HDL代码中:

VHDL:

库IEEE;
库同步化;
使用IEEE.STDYLogiCy1164.ALL;
使用IEEE.
使用SypIFIF.AtvestTo.ALL;

实体MultyTest:
端口(LT;PurtListLand);

MultTyTest:属性是“配置步进=1”;
结束实体;




Verilog:

模块MultTyTestRead(&;PurtList≫)/*综合xCcPro=“配置步进=1”*/;




终端模块

有关步进属性的更多信息,请参见(赛灵思解答14339).
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提问于 2018-07-30 11:03:05 +0800

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