当我的时序仿真导致错误的逻辑时,有哪些项目需要检查?

描述

当我的时序仿真导致错误的逻辑时,需要检查哪些项目?

解决方案

1。如果寄存器似乎没有切换,请参阅(赛灵思解答15564).

2。以最快的速度级别的器件重新实现设计(也许逻辑路径不够快)。

三。用优化策略重新设计速度而不是“平衡”或“密度”,这将指示fitter扁平化逻辑,导致更快的整体逻辑路径。

4。将宏单元重新设置为高速(而不是低功耗)模式。

注:此仅适用于XC9500/XL/XV系列。

5。降低时钟频率。这有助于确定是否存在安装时间违规。

6。在失败路径上添加或拧紧定时约束。

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提问于 2018-07-30 10:28:47 +0800

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