Hi FPGA - 最专业的FPGA论坛

排序 » 按日期按活跃度 ▼ 按回答数按投票

被标记的

pll×

23

查看

2

回答

0

投票

有人用modsim仿真过lattice 的pll ip吗？

25

查看

2

回答

-2

投票

在不知道原时钟频率情况下，PLL后出来的时钟是无效的吗？

28

查看

1

回答

1

投票

Lattice FPGA在diamond的IPexpress中，在频率模式下配置PLL时，IPexpress工具是否可以使用小数N值？

28

查看

1

回答

0

投票

LATTICE FPGA\CPLD 的锁相环PLL在什么情况下会失锁？

33

查看

1

回答

1

投票

lattice cpld MachXO2如何计算PLL配置的CPHASE，FPHASE，ICP_CURRENT，LPF_RESISTOR值？

37

查看

1

回答

0

投票

ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗？

37

查看

1

回答

0

投票

请问Lattice FPGA的锁相环PLL可以动态调节输出时钟的相位吗？

26

查看

1

回答

0

投票

LATTICE FPGA 请问例化iddr/oddr时会生成pll，导致了pll资源不足的错误，该怎么解决？

☆☆☆贡献榜☆☆☆

EDA在线工具

状态机工具

友情链接

智慧AI

标签