Hi FPGA - 最专业的FPGA论坛

排序 » 按日期按活跃度 ▼ 按回答数按投票

被标记的

Vivado×

23

查看

0

回答

0

投票

如何在xilinx vivado中快速查找目标cell

16

查看

0

回答

0

投票

xilinx vivado 的Schematic视图下能看到什么？

匿名

10

查看

0

回答

0

投票

vivado fft 计算结果是不是有问题？

36

查看

2

回答

0

投票

XILINX vivado中debug总是经常提示 the core clock is slow or no core connected for this ila

40

查看

0

回答

0

投票

如何对D触发器进行简单的仿真文件的编写（本人使用的Vivado 2018.2）

40

查看

1

回答

0

投票

用vivado烧录程序显示在目标本地主机上未检测到设备

32

查看

1

回答

0

投票

Vivado约束 - 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径

21

查看

1

回答

0

投票

Vivado - route_design无法布线GT REFCLK连接

13

查看

0

回答

0

投票

Vivado - [Route 35-19]驱动程序不是ECO命令后发出的可布线引脚

匿名

21

查看

0

回答

0

投票

Vivado - 使用与SGE的launch_runs命令的示例

匿名

38

查看

0

回答

0

投票

XILINX FPGA软件Vivado中几种仿真模式比较

匿名

32

查看

1

回答

0

投票

请问大家有 vivado 2016.4 的破解文件吗？

40

查看

1

回答

1

投票

请问你的vivado2016.4使用的modelsim是哪个版本？

12

查看

0

回答

0

投票

Vivado实现 - 使用功率约束来分析opt_design修整

匿名

27

查看

0

回答

0

投票

Vivado 2018.2 -Tactical Patch -2LE PL / -3 PS Timing Support补丁

匿名

45

查看

0

回答

0

投票

UltraScale / UltraScale + DDR3 / DDR4内存IP - 如何创建支持x4，x8和x16内存器件的引脚

匿名

30

查看

0

回答

0

投票

Vivado - 使用XDC文件设置DRC严重性

匿名

23

查看

0

回答

0

投票

安装 - 在安装过程中，我的Windows XP系统报告“错误：此目录没有写入权限”

匿名

10

查看

0

回答

0

投票

许可 - 如何重新托管许可？

匿名

27

查看

0

回答

0

投票

许可 - 了解和使用Xilinx Flex许可

匿名

21

查看

0

回答

0

投票

许可 - xlicmgr（用于CORE Generator和IP Core许可）在查找许可证时使用了哪些搜索顺序和位置？

匿名

36

查看

0

回答

0

投票

许可 - LogiCORE IP核许可问题？

匿名

21

查看

0

回答

0

投票

许可 - 如何验证我的许可证服务器是使用Solaris 32位还是64位？

匿名

29

查看

0

回答

0

投票

Vivado / PlanAhead - 如果源文件列在PlanAhead层次结构中的Unreferenced文件夹下，这意味着什么？

匿名

30

查看

0

回答

0

投票

Vivado Design Suite 2012 - 已知问题

匿名

39

查看

0

回答

0

投票

Tcl / SmartGuide - 无法在Tcl脚本中运行SmartGuide

匿名

24

查看

0

回答

0

投票

Vivado IP流 - 有没有办法为Vivado中生成的IP内核指定输出目标？

匿名

27

查看

0

回答

0

投票

Vivado IP流 - 有没有办法，使用Tcl，确定是否将通过示例设计交付IP内核？

匿名

33

查看

0

回答

0

投票

2012.4 Vivado，PlanAhead - 可以将第三方综合工具集成到Vivado和PlanAhead工具中吗？

匿名

29

查看

0

回答

0

投票

Vivado - 如何使用Tcl选择顶级模块

匿名

40

查看

0

回答

0

投票

Vivado IP流程 - VLNV一词代表什么？

匿名

24

查看

0

回答

0

投票

Vivado HLS - 为什么循环的行程计数和延迟未确定？

匿名

43

查看

0

回答

0

投票

许可 - 保修期内的客户如何获得Vivado许可？

匿名

43

查看

0

回答

0

投票

Vivado - 如何定义verilog宏？

匿名

34

查看

0

回答

0

投票

Vivado HLS - 在导出RTL步骤期间运行评估时，@ E [IMPL-249]在综合设计时发生错误：错误：TclTasksC：project_030 - 项目集：无法设置“Device Family = aspartan6”。

匿名

11

查看

0

回答

0

投票

Vivado - 在PlanAhead和/或Vivado中使用什么版本的TCL？

匿名

39

查看

0

回答

0

投票

Vivado - link_design与synth_design Tcl命令

匿名

12

查看

0

回答

0

投票

Vivado - 选择背景按钮时，进程初始化页面在哪里？

匿名

39

查看

0

回答

0

投票

Vivado - 我已经加载了多个设计/检查点，并将同时处理它们。有没有办法分隔日志文件输出？

匿名

22

查看

0

回答

0

投票

2012.2 Vivado Place - 垂直时钟分支的超额订购导致无法连接的时钟连接

匿名

29

查看

0

回答

0

投票

Vivado - 如何从Vivado IDE中写出源文件列表（Verilog，VHDL，网表等）？

匿名

30

查看

0

回答

0

投票

Vivado - 有没有办法创建我的设计的虚拟（逻辑剥离）版本以提交测试？

匿名

36

查看

0

回答

0

投票

Vivado - 如何识别我正在使用的Vivado版本？

匿名

38

查看

0

回答

0

投票

Xilinx文档导航器 - 安装新版本的DocNav并首次启动后，应用程序将启动并显示一个空窗口

匿名

14

查看

0

回答

1

投票

Vivado Synthesis -flatten_hierarchy开关的功能是什么？它的各种选项有哪些？

匿名

27

查看

0

回答

0

投票

Vivado Synthesis是否支持READ_CORES选项？

匿名

20

查看

0

回答

0

投票

Vivado Synthesis是否支持可重置存储器阵列？

匿名

23

查看

0

回答

0

投票

Vivado 2012.2 - 从Vivado工具第二次启动时iMPACT崩溃

匿名

27

查看

0

回答

0

投票

Vivado - “警告：[Designutils 20-195]属性XLNX_LINE_FILE的不同位上的净冲突值（<> vs. <>）”

匿名

34

查看

0

回答

0

投票

Vivado 2012.x - Vivado综合 - Vivado Synthesis是否推断异步复位输出寄存器上的Block RAM？

匿名

☆☆☆贡献榜☆☆☆

EDA在线工具

状态机工具

友情链接