Hi FPGA - 最专业的FPGA论坛

排序 » 按日期按活跃度 ▼ 按回答数按投票

被标记的

FPGA×

42

查看

0

回答

0

投票

xilinx fpga基础概念, 都是net，有什么区别

32

查看

0

回答

0

投票

xilinx fpga基础概念，都是pin，有什么区别？

匿名

35

查看

2

回答

2

投票

LATTICE的FPGA开发软件diamond的安装及LICENSE授权教程

36

查看

0

回答

0

投票

quartus实现移位，以下是代码实现32-24的移位，想请教一下always块中是怎么实现，作仿真出不了结果

41

查看

1

回答

0

投票

fpga 图像处理相关，怎么实现简单的图像拼接

20

查看

3

回答

0

投票

使用LATTICE（莱迪思）FPGA的CrossLink器件我需要什么LICENSE？

35

查看

3

回答

2

投票

请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

12

查看

1

回答

0

投票

FPGA重要参数，FPGA选型时候要注意什么呢

39

查看

2

回答

0

投票

signaltap调试问题

27

查看

0

回答

0

投票

如何设计FPGA干净的代码

41

查看

4

回答

0

投票

【转】FPGA基础入门实现图像暗通道输出（FPGA去雾算法相关）

40

查看

1

回答

0

投票

英特尔®Arria®10和英特尔Cyclone®10GX I / O PLL的VCO频率是否低于器件数据表中显示的最小值？

10

查看

1

回答

0

投票

Vivado约束 - 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径

45

查看

1

回答

0

投票

Vivado - route_design无法布线GT REFCLK连接

25

查看

1

回答

0

投票

哪里可以获得ECP5和DDR3之间的接线图？

25

查看

2

回答

0

投票

【圈友提问】求LATTICE ECP5 FPGA的serdes入门资料？

22

查看

1

回答

0

投票

【圈友提问】lattice FPGA的XCF文件会被破解之类的吗？

19

查看

1

回答

0

投票

【圈友提问】LATTICE ecp5G FPGA的serdes添加调试核状态显示timeout error，请问这是什么问题？

38

查看

1

回答

0

投票

LATTICE FPGA 的reveal工具不能添加触发选项怎么解决？

12

查看

1

回答

1

投票

请问lattice crosslink FPGA 的MIPI IP里的rx频率设置有什么影响？

41

查看

0

回答

0

投票

请问Lattice crosslink FPGA的MIPI硬核IP该怎么设置？

匿名

26

查看

1

回答

0

投票

为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？

37

查看

1

回答

1

投票

LATTICE ECP3 ECP5 FPGA DDR3调试经验分享

25

查看

1

回答

0

投票

如何通过Diamond Programmer对传统/老器件进行编程？

29

查看

2

回答

0

投票

LATTCE ECP5 FPGA 的LVDS速率是多少？可以跑到1G吗？

40

查看

1

回答

0

投票

Compact CNN IP可以处理多少Conv2d内核大小？

35

查看

1

回答

0

投票

LATTICE Diamond是否支持通过 GUI设置Synplify Pro的库路径条目？

43

查看

1

回答

0

投票

lattice fpga reveal错误：“无法调试器件：请检查电缆连接或显示比特流插入”。怎么解决这个？

24

查看

1

回答

0

投票

我们需要在LATTICE ECP5 FPGA上使用tmwc（比如在ECP3 = 100 - 500个额外的时钟周期）？如果是的话，有什么价值？

33

查看

1

回答

0

投票

为什么当sensAI v1.1以ReLU作为最后一层编译网络时会发生错误？

20

查看

1

回答

0

投票

LATTICE FPGA 通过ENCLKO *输入启用/禁用MachXO3L的PLL时钟输出是否没有毛刺？

39

查看

1

回答

0

投票

LATTICE FPGA OpenLDI到DSI IP似乎支持传入的OpenLDI数据流的VESA映射。此IP是否支持JEIDA映射？如果没有，我们如何实现此功能？

38

查看

1

回答

0

投票

LATTICE FPGA如何确定IO上可编程上拉/下拉电阻的值？

28

查看

1

回答

0

投票

LATTICE FPGA 软件diamond 为什么Reveal会添加一个名为GND_net的网络，其I / O属性无法更改？

10

查看

1

回答

0

投票

LATTICE FPGA如果输入引脚的输入电压超过3.6V或低于-0.3V，是否会出现问题？

38

查看

1

回答

0

投票

LATTICE FPGA 用户将所有BNAK设置为3.3V，并且用户想要分配输入缓冲区LVTTL33，却不能选择“N / A”。

38

查看

1

回答

1

投票

LATTICE FPGA器件未使用的I/O引脚需要接地吗？

13

查看

1

回答

1

投票

Virtex-4/5/6 - 如何在配置后使用STARTUP原语驱动CCLK

28

查看

1

回答

1

投票

ViTEX-II DCI——当使用BitGen中的“RealZeDCI”选项时，我看到在我的分裂终止的I/O（HSTL、SSTL、GTL、LVDS）上有一个意外的DC偏移。

26

查看

1

回答

1

投票

UltraScale + GTH - 从数字监视器读取LPM / DFE自适应循环的正确方法

26

查看

1

回答

1

投票

同步-我如何推断动态可变移位寄存器LUTS（SRLS）的ViTrx架构？

29

查看

1

回答

0

投票

如何使用Vivado Simulator运行时序仿真？

19

查看

1

回答

1

投票

9.1i配置 - 在XAPP424中仿真JTAG Player时，我的仿真总是在TDO检查指令处失败

31

查看

1

回答

1

投票

Vivado综合 - 由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”

10

查看

1

回答

1

投票

LATTICE ECP5 FPGA 使用clarity生成DDR3或其它IP的操作步骤分享

33

查看

3

回答

0

投票

LATTICE FPGA ECP5如何锁定设备上的serdes引脚？设计器规划器中没有引脚锁定功能。。针脚呈灰色。

13

查看

1

回答

0

投票

XO2 IO缓冲输出可以支持mini-LVDS吗？

42

查看

1

回答

0

投票

如何在DDR接口中分配虚拟VCCIO引脚，无论它是连接到PCB上的VCC还是GND？

16

查看

1

回答

0

投票

即使我在Crosslink的MCLK频率中设置48MHz的MCLK频率，为什么还是24 MHz？

19

查看

1

回答

0

投票

MachXO3的上电和断电顺序如何？

☆☆☆贡献榜☆☆☆

EDA在线工具

状态机工具

友情链接

智慧AI