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2018.2 / 3 Zynq UltraScale + MPSoC VCU - 为什么VCU解码器控制软件总是输出10位数据？

匿名

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2018.2 / 3 Zynq UltraScale + MPSoC VCU - 为什么VCU编码器在使用CONST_QP模式时比在VBR模式下花费更多时间？

匿名

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2018.2 / 3 Zynq UltraScale + MPSoC VCU - 为什么VCU控制软件解码器示例应用程序在解码包含错误的流时会挂起？

匿名

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我的GTM设计有一个最小松弛违规严重警告：严重警告：[时间38-282]负MIN MINIOD松弛违规

匿名

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软判决FEC（SDFEC）v1.1（第1版） - 仅仿真示例设计在Windows操作系统上生成不正确的激励

匿名

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LDPC编码器/解码器v2.0（第1版） - 仅仿真示例设计在Windows操作系统上生成不正确的激励

匿名

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Vivado - 使用与SGE的launch_runs命令的示例

匿名

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以太网上的无线电成帧器 - Vivado 2018.3和更新工具版本的发行说明和已知问题

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VCU128评估套件 - 已知问题和发行说明主答复记录

匿名

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UltraScale + GTH和GTY - RX缓冲旁路逻辑在低线路速率下无法完成

匿名

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2018.2 / 3 Zynq UltraScale + MPSoC VCU - 当LambdaCtrlMode = DYNAMIC_LDA或AUTO_LDA时，为什么VCU会产生质量差的输出？

匿名

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软决策FEC（SDFEC）集成模块v1.1（修订版2） - Vivado 2018.3中软决策FEC（SDFEC）集成模块v1.1的补丁更新

匿名

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LDPC编码器/解码器v2.0（第2版） - Vivado 2018.3中LDPC编码器/解码器v2.0版本的补丁更新

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SDFEC，LDPC编码器/解码器，极性编码器/解码器 - 当SD-FEC，LDPC编码器/解码器或极性编码器/解码器C模型与其他DSP IP C模型组合时，可执行崩溃

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Virtex UltraScale + HBM控制器 - 在IP中启用时，写入DQ奇偶校验需要进行内存文件修改

匿名

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LogiCORE H.264 / H.265视频编解码器单元（VCU） - 当将高级选项卡上的B帧字段设置为STANDARD时，为什么我会看到编码器写入带宽下降到一个非常小的数字？

匿名

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HDMI接收器子系统v3.1（第1版） - Vivado 2018.3中HDMI接收器子系统的补丁更新

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GTM器件的仿真加速

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2018.3 Zynq UltraScale + MPSoC VCU - 当使用带有HEVC多流编码的LOW_DELAY_P模式时，为什么会出现“通道创建失败”错误？

匿名

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HDMI RX子系统v3.1 - 切换分辨率时信息帧数据包损坏

匿名

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U280-ES1已知问题

匿名

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AXI VDMA v6.3 - 7系列器件上的设计无法满足异步模式下VDMA的时序要求

匿名

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2018.3 Zynq UltraScale + MPSoC VCU - 当IDR图像频率为1且GOP长度为1时，为什么IDR不重复？

匿名

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2018.3 Zynq UltraScale + MPSoC VCU - 为什么在解码max_dec_frame_buffering大于MaxDpbSize的非兼容流时，我会看到“块状”结果？

匿名

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2018.3 Zynq UltraScale + MPSoC VCU - 当使用目标比特率为1 Mbps且GOP长度为12的CBR速率控制模式时，为什么会看到1.55 Mbps的比特率？

匿名

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Diamond v2.1：汽车认证和安全认证

匿名

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上电期间和POR之前的ECP5 IO状态是什么？

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哪里可以找到电源电压容差数据？

匿名

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如果放置/重新分区在90％的时间内失败，该怎么办？

匿名

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AN114中的单位转换不正确

匿名

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如何构建最新的U-Boot版本以便在Cyclone®VSoC上使用器件树支持？

匿名

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错误：没有包bw2tk-lite-2017.4.el7.x86_64.rpm可用

匿名

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加密Verilog代码无法综合

匿名

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错误（12002）：宏功能远程更新IP中不存在端口“时钟”/“重置”

匿名

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verilog语法技巧(三)--RAM的初始化

匿名

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xilinx verilog语法技巧 (一)

匿名

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xilinx verilog 语法技巧(二)——综合属性

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请教一个问题，lattice IP Server上的IP下载下来配置后会报错，是因为没有IP license吗？

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请教如何用FPGA实现虚拟电机

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在不知道原时钟频率情况下，PLL后出来的时钟是无效的吗？

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【分享】一个FPGA实现sobel边缘检测的例子(含matlab和verilog源码)

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请教分数傅里叶变换的fpga实现

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请教FPGA的SDRAM做图像处理，想要取出相邻两帧的图像该怎么办？

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Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

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XILINX FPGA vivado 2018.3及任意版本 license下载

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【转】应届生面试数字电路设计/FPGA开发工程师岗位总结—— 看得我啼笑皆非

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ALTERA FPGA 28nm 器件 Transceiver 重配置 IP 的 Streamer 模式介绍

匿名

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大佬们，lattice FPGA怎么设置顶层文件啊

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请问下这两个LATTICE FPGA芯片型号一样怎么丝印风格差这么多？

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verilog 独热码状态机

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